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1. (WO2009134880) SYSTEM AND METHOD OF CONTROLLING POWER CONSUMPTION IN A DIGITAL PHASE LOCKED LOOP (DPLL)
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/134880    International Application No.:    PCT/US2009/042105
Publication Date: 05.11.2009 International Filing Date: 29.04.2009
IPC:
H03L 7/00 (2006.01), H03L 7/08 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; Attn: International Ip Administration 5775 Morehouse Drive San Diego, CA 92121 (US) (For All Designated States Except US).
SUN, Bo [US/US]; (US) (For US Only).
BALLANTYNE, Gary, John [NZ/NZ]; (US) (For US Only).
SAHOTA, Gurkanwal, Singh [US/US]; (US) (For US Only)
Inventors: SUN, Bo; (US).
BALLANTYNE, Gary, John; (US).
SAHOTA, Gurkanwal, Singh; (US)
Agent: XU, Jiayu; (US)
Priority Data:
12/111,541 29.04.2008 US
Title (EN) SYSTEM AND METHOD OF CONTROLLING POWER CONSUMPTION IN A DIGITAL PHASE LOCKED LOOP (DPLL)
(FR) SYSTÈME ET PROCÉDÉ DE COMMANDE DE CONSOMMATION D’ÉNERGIE DANS UNE BOUCLE À VERROUILLAGE DE PHASE NUMÉRIQUE (DPLL)
Abstract: front page image
(EN)An apparatus comprising a programmable frequency device adapted to generate a reference clock selected from a set of distinct frequency clocks, wherein the programmable frequency device is further adapted to maintain the same temporal relationship of the triggering edges of the reference clock when switching between the distinct frequency clocks. The apparatus further comprises a phase locked loop (PLL), such as a digital PLL (DPLL), that uses the selected reference clock to establish a predetermined phase relationship between an input signal and an output signal. By maintaining substantially the same temporal relationship of the reference clock when switching between distinct frequency clocks, the continual and effective operation of the phase locked loop (PLL) is not significantly disturbed while changing the reference clock. This may be used to control the power consumption of the apparatus.
(FR)L'invention porte sur un appareil comportant un dispositif à fréquence programmable conçu pour générer une horloge de référence choisie à partir d'un ensemble d'horloges à fréquences distinctes, le dispositif à fréquence programmable étant en outre conçu pour maintenir la même relation temporelle des fronts de déclenchement de l'horloge de référence lors de la commutation entre les horloges de fréquences distinctes. L'appareil comporte en outre une boucle à verrouillage de phase (PLL), telle qu'une boucle à verrouillage de phase numérique (DPLL), qui utilise l'horloge de référence sélectionnée pour établir une relation de phase prédéterminée entre un signal d'entrée et un signal de sortie. En maintenant sensiblement la même relation temporelle de l'horloge de référence lors de la commutation entre des horloges de fréquences distinctes, le fonctionnement continu et efficace de la boucle à verrouillage de phase (PLL) n'est pas perturbé de manière significative lors du changement de l'horloge de référence. Ceci peut être utilisé pour commander la consommation d'énergie de l'appareil.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)