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1. (WO2009134515) MULTI-VOLTAGE ELECTROSTATIC DISCHARGE PROTECTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/134515    International Application No.:    PCT/US2009/034669
Publication Date: 05.11.2009 International Filing Date: 20.02.2009
IPC:
H01L 27/04 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR INC. [US/US]; 6501 William Cannon Drive West Austin, Texas 78735 (US) (For All Designated States Except US).
WHITFIELD, James D. [US/US]; (US) (For US Only).
GILL, Chai Ean [US/US]; (US) (For US Only).
GOYAL, Abhijat [IN/US]; (US) (For US Only).
ZHAN, Rouying [CN/US]; (US) (For US Only)
Inventors: WHITFIELD, James D.; (US).
GILL, Chai Ean; (US).
GOYAL, Abhijat; (US).
ZHAN, Rouying; (US)
Agent: KING, Robert, L.; 7700 W. Parmer Lane MD: TX32/PL02 Austin, TX 78729 (US)
Priority Data:
12/112,209 30.04.2008 US
Title (EN) MULTI-VOLTAGE ELECTROSTATIC DISCHARGE PROTECTION
(FR) PROTECTION CONTRE LES DÉCHARGES ÉLECTROSTATIQUES À TENSION MULTIPLE
Abstract: front page image
(EN)An electrostatic discharge (ESD) clamp (41, 51, 61, 71, 81, 91), coupled across input-output (I/O) (22) and common (GND) (23) terminals of a protected semiconductor SC device or IC (24), comprises, an ESD transistor (ESDT) (25) with source-drain (26, 27) coupled between the GND (23) and I/O (22), a first resistor (30) coupled between gate (28) and source (26) and a second resistor (30) coupled between ESDT body (29) and source (26). Paralleling the resistors (30, 32) are control transistors (35, 35') with gates (38, 38') coupled to one or more bias supplies Vb, Vb'. The main power rail (Vdd) of the device or IC (24) is a convenient source for Vb, Vb'. When the Vdd is off during shipment, handling, equipment assembly, etc., the ESD trigger voltage Vt1 is low, thereby providing maximum ESD protection when ESD risk is high. When Vdd is energized, Vt1 rises to a value large enough to avoid interference with normal circuit operation but still protect from ESD events. Parasitic leakage through the ESDT (25) during normal operation is much reduced.
(FR)L'invention porte sur un circuit anti-décharge électrostatique (ESD) (41, 51, 61, 71, 81, 91), couplé entre une borne d'entrée-sortie (E/S) (22) et une borne commune (masse) (23) d'un dispositif à semi-conducteur (SC) ou d’un circuit intégré (CI) protégé (24), qui comporte un transistor ESD (ESDT) (25) avec une source et un drain (26, 27) couplé entre la borne de masse (23) et la borne E/S (22), une première résistance (30) couplée entre la grille (28) et la source (26) et une seconde résistance (30) couplée entre le corps ESDT (29) et la source (26). En parallèle aux résistances (30, 32) sont montés des transistors de commande (35, 35') ayant des grilles (38, 38') couplées à une ou à plusieurs sources de polarisation Vb, Vb'. Le pôle d'alimentation principale (Vdd) du dispositif ou du CI (24) est une source appropriée pour Vb, Vb'. Lorsque Vdd est coupé durant l'expédition, la  manipulation, l’assemblage d'équipement, etc. , la tension de déclenchement ESD Vt1 est basse, fournissant ainsi une protection ESD maximale quand le risque ESD est élevé. Lorsque Vdd est activé, Vt1 monte à une valeur suffisamment grande pour éviter de perturber un fonctionnement de circuit normal mais toujours pour protéger contre des événements ESD. Une fuite parasite à travers l'ESDT (25) durant un fonctionnement normal est grandement réduite.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)