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1. (WO2009134078) THIN FILM TRANSISTOR AND A FABRICATION METHOD THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/134078    International Application No.:    PCT/KR2009/002259
Publication Date: 05.11.2009 International Filing Date: 29.04.2009
IPC:
G02F 1/136 (2006.01)
Applicants: ENSILTECH CORPORATION [KR/KR]; 914-915, IT Castle 1-dong 550-1, Gasan-dong, Geumcheon-gu Seoul 153-768 (KR) (For All Designated States Except US).
RO, Jae-Sang [KR/KR]; (KR) (For US Only).
HONG, Won-Eui [KR/KR]; (KR) (For US Only)
Inventors: RO, Jae-Sang; (KR).
HONG, Won-Eui; (KR)
Agent: CHOI, Young-Bok; (KR)
Priority Data:
10-2008-0041361 02.05.2008 KR
Title (EN) THIN FILM TRANSISTOR AND A FABRICATION METHOD THEREFOR
(FR) TRANSISTOR À COUCHES MINCES ET SON PROCÉDÉ DE FABRICATION
(KO) 박막트랜지스터 및 그의 제조방법
Abstract: front page image
(EN)The present invention relates to a thin film transistor and a fabrication method thereof, wherein a semiconductor of the thin film transistor is formed with a polycrystalline silicon layer that is crystallized by high heat generated from joule heating as a result of the application of an electric field to a gate electrode material, and the gate electrode material is connected with an amorphous silicon layer via a contact hole included in the thin film transistor so that arc generation can be prevented from possibly occurring during the crystallization, without introducing a separate mask for removing a preset region on a gate insulating film, thereby leading to the reduction of fabrication costs and simplified processing.  A fabrication method of a thin film transistor according to the present invention comprises: providing a substrate; forming an amorphous silicon layer over the substrate; patterning the amorphous silicon layer; forming a gate insulating film over a front surface of the substrate; forming a first contact hole in the gate insulating film to expose a preset region of the amorphous silicon layer; depositing a gate electrode material over the gate insulating film having the first contact hole formed therein; applying an electric field to the gate electrode material to crystallize the patterned amorphous silicon layer by joule heating; patterning the gate electrode material to form a gate electrode; forming an interlayer insulating film over a front surface of the substrate where the gate electrode is formed; forming a second contact hole in the interlayer insulating film so as to expose a preset region of the amorphous silicon layer being exposed by the first contact hole; and forming source and drain electrodes electrically connected to source and drain regions of the semiconductor layer, respectively, through the first contact hole and the second contact hole.
(FR)L'invention concerne un transistor à couches minces et son procédé de fabrication. Un semiconducteur du transistor à couches minces selon l'invention est formé d'une couche de silicium polycristallin qui est cristallisée par une chaleur élevée générée par le chauffage ohmique qui résulte de l'application d'un champ électrique sur un matériau d'électrode grille, et le matériau d'électrode grille est relié à une couche de silicium amorphe par un trou de contact situé dans le transistor à couches minces de manière à éviter une éventuelle génération d'arcs pendant la cristallisation, sans introduire un masque séparé pour retirer une zone prédéfinie sur le film d'isolation de grille, ce qui permet d'obtenir des coûts de fabrication réduits et un processus simplifié. L'invention concerne également un procédé de fabrication associé consistant à: fournir un substrat; former une couche de silicium amorphe sur ledit substrat; créer un motif sur ladite couche; former un film d'isolation de grille sur une surface avant du substrat; former un premier trou de contact dans le film d'isolation de grille pour exposer une zone prédéfinie de la couche de silicium amorphe; déposer un matériau d'électrode grille sur le film d'isolation de grille dans lequel est formé le premier trou de contact; appliquer un champ électrique sur le matériau d'électrode grille pour cristalliser, par chauffage ohmique, la couche de silicium amorphe à motif; créer un motif sur ledit matériau pour former une électrode grille; former un film d'isolation intercouche sur une surface avant du substrat, à l'endroit où est formée l'électrode grille; former un second trou de contact dans le film d'isolation intercouche de manière à exposer une zone prédéfinie de la couche de silicium amorphe exposée par le premier trou de contact; et former des électrodes source et drain électriquement reliées aux zones source et drain de la couche semiconductrice, respectivement par le premier trou de contact et par le second trou de contact.
(KO)게이트 전극 물질에 전계를 인가하여 그것의 주울 가열에 의해 발생한 고열에 의해 결정화된 다결정 실리콘층으로 박막트랜지스터의 반도체층을 형성함에 있어, 상기 박막트랜지스터에 포함되는 콘택홀을 통하여 상기 게이트 전극 물질과 비정질 실리콘층을 연결함으로써, 게이트 절연막의 일정 영역을 제거하기 위한 별도의 마스크를 도입함이 없이 결정화동안 발생할 수 있는 아크(arc) 발생을 방지할 수 있게 되어 제조 비용을 절감할 수 있고 공정을 단순화할 수 있는 박막트랜지스터 및 그의 제조방법에 관한 것이다. 본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 패터닝하고, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 절연막에 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀이 형성된 게이트 절연막 상에 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질에 전계를 인가하여 상기 패터닝된 비정질 실리콘층을 주울 가열에 의한 다결정 실리콘층으로 결정화하고, 상기 게이트 전극 물질을 패터닝하여 게이트 전극을 형성하고, 상기 게이트 전극이 형성된 상기 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 제 1 콘택홀에 의해 노출된 상기 비정질 실리콘층의 일정 영역을 노출시키는 제 2 콘택홀을 형성하고, 상기 제 1 콘택홀 및 상기 제 2 콘택홀을 통하여 상기 반도체층의 소오스 및 드레인 영역과 각각 전기적으로 연결되는 소오스 및 드레인 전극을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.박막트랜지스터 및 그의 제조방법
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Korean (KO)
Filing Language: Korean (KO)