WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2009133957) SOLID-STATE IMAGE PICKUP ELEMENT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/133957    International Application No.:    PCT/JP2009/058629
Publication Date: 05.11.2009 International Filing Date: 07.05.2009
IPC:
H01L 27/146 (2006.01)
Applicants: UNISANTIS ELECTRONICS (JAPAN) LTD. [JP/JP]; 2F, Fujilight Shinkawa Bldg., 22-11, Shinkawa 1-chome, Chuo-ku, Tokyo 1040033 (JP) (For All Designated States Except US).
MASUOKA, Fujio [JP/JP]; (JP) (For US Only).
NAKAMURA, Hiroki [JP/JP]; (JP) (For US Only)
Inventors: MASUOKA, Fujio; (JP).
NAKAMURA, Hiroki; (JP)
Agent: KUMAKURA, Yoshio; (JP)
Priority Data:
PCT/JP2008/058412 02.05.2008 JP
Title (EN) SOLID-STATE IMAGE PICKUP ELEMENT
(FR) ÉLÉMENT D’ANALYSE D’IMAGE À L’ÉTAT SOLIDE
(JA) 固体撮像素子
Abstract: front page image
(EN)The objective is to provide an image sensor, wherein the ratio of the surface area of the light receiving part to the surface area of one pixel is high. Disclosed is a solid-state image pickup element equipped with a signal line formed on a substrate, an island-like semiconductor arranged on said signal line, and a pixel selection line connected to the top part of said island-like semiconductor. Said island-like semiconductor is equipped with a first semiconductor layer that is arranged at the bottom part of said island-like semiconductor and is connected to said signal line, a second semiconductor layer adjacent to the top of said first semiconductor layer, a gate connected to said second semiconductor layer with an intervening insulation film, a charge accumulation part that is connected to said second semiconductor layer and made of a third semiconductor layer in which the amount of charge changes when light is received, and a fourth semiconductor layer that is adjacent to the tops of said second semiconductor layer and said third semiconductor layer and is connected to said pixel selection line. Said pixel selection line is formed with a transparent conductive film, and part of said gate is arranged inside a depression formed in the side wall of said second semiconductor layer.
(FR)L'invention vise à proposer un capteur d’image où le rapport de l’aire de la partie recevant de la lumière à l’aire d’un pixel est élevé. L'invention concerne un élément d’analyse d’image à l’état solide doté d’une ligne de signal formée sur un substrat, d’un semiconducteur en îlot placé sur ladite ligne de signal et d’une ligne de sélection de pixels reliée à la partie supérieure dudit semiconducteur en îlot. Ledit semiconducteur en îlot est doté d’une première couche semiconductrice disposée à la partie inférieure dudit semiconducteur en îlot et reliée à ladite ligne de signal, d’une deuxième couche semiconductrice adjacente au sommet de ladite première couche semiconductrice, d’une grille reliée à ladite deuxième couche semiconductrice avec un film isolant intercalaire, d’une partie d’accumulation de charges reliée à ladite deuxième couche semiconductrice et constituée d’une troisième couche semiconductrice dans laquelle la quantité de charge varie lorsque de la lumière est reçue, et d’une quatrième couche semiconductrice adjacente aux parties supérieures de ladite deuxième couche semiconductrice et de ladite troisième couche semiconductrice et reliée à ladite ligne de sélection de pixels. Ladite ligne de sélection de pixels est formée avec un film conducteur transparent, et une partie de ladite grille est disposée à l’intérieur d’une cuvette formée dans la paroi latérale de ladite deuxième couche semiconductrice.
(JA)1画素の表面積に対する受光部の表面積の割合が大きいイメージセンサを提供することを課題とする。基板上に形成された信号線と、前記信号線の上に配置される島状半導体と、前記島状半導体の上部に接続された画素選択線とを備えた固体撮像素子であって、前記島状半導体は、前記島状半導体の下部に配置され、前記信号線に接続された第1の半導体層と、前記第1の半導体層の上側に隣接する第2の半導体層と、前記第2の半導体層に絶縁膜を介して接続されたゲートと、前記第2の半導体層に接続された、受光すると電荷量が変化する第3の半導体層からなる前記電荷蓄積部と、前記第2の半導体層と前記第3の半導体層の上側に隣接し、前記画素選択線に接続された第4の半導体層とを備え、前記画素選択線は、透明導電膜により形成されており、前記ゲートの一部は、前記第2の半導体層の側壁に形成された窪みの内部に配置されている固体撮像素子により、上記課題を解決する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)