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1. (WO2009130671) MULTIPROCESSING CIRCUIT WITH CACHE CIRCUITS THAT ALLOW WRITING TO NOT PREVIOUSLY LOADED CACHE LINES
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2009/130671 International Application No.: PCT/IB2009/051649
Publication Date: 29.10.2009 International Filing Date: 22.04.2009
IPC:
G06F 12/08 (2006.01)
Applicants: HOOGERBRUGGE, Jan[NL/NL]; NL (UsOnly)
ANDREI SERGEEVICH, Terechko[BY/NL]; NL (UsOnly)
NXP B.V.[NL/NL]; High Tech Campus 60 NL-5656 AG Eindhoven, NL (AllExceptUS)
Inventors: HOOGERBRUGGE, Jan; NL
ANDREI SERGEEVICH, Terechko; NL
Agent: WILLIAMSON, Paul, L.; GB
Priority Data:
08103650.122.04.2008EP
Title (EN) MULTIPROCESSING CIRCUIT WITH CACHE CIRCUITS THAT ALLOW WRITING TO NOT PREVIOUSLY LOADED CACHE LINES
(FR) CIRCUIT DE MULTITRAITEMENT COMPORTANT DES CIRCUITS DE MÉMOIRE CACHE QUI PERMETTENT L'ÉCRITURE VERS DES LIGNES DE CACHE NON PRÉCÉDEMMENT CHARGÉES
Abstract: front page image
(EN) Data is processed using a first and second processing circuit (12) coupled to a background memory (10) via a first and second cache circuit (14, 14') respectively. Each cache circuit (14, 14') stores cache lines, state information defining states of the stored cache lines, and flag information for respective addressable locations within at least one stored cache line. The cache control circuit of the first cache circuit (14) is configured to selectively set the flag information for part of the addressable locations within the at least one stored cache line to a valid state when the first processing circuit (12) writes data to said part of the locations, without prior loading of the at least one stored cache line from the background memory (10). Data is copied from the at least one cache line into the second cache circuit (14') from the first cache circuit (14) in combination with the flag information for the locations within the at least one cache line. A cache miss signal is generated both in response to access commands addressing locations in cache lines that are not stored in the cache memory and in response to a read command addressing a location within the at least one cache line that is stored in the memory (140), when the flag information is not set.
(FR) Des données sont traitées à l'aide d'un premier et d'un second circuits de traitement (12) couplés à une mémoire d'arrière-plan (10) par l'intermédiaire d'un premier et d'un second circuits de mémoire cache (14, 14') respectivement. Chaque circuit de mémoire cache (14, 14') stocke des lignes de cache, des informations d'état définissant des états des lignes de cache stockées, et des informations de drapeau pour des emplacements adressables respectifs dans au moins une ligne de cache stockée. Dans le premier circuit de cache (14), les informations de drapeau pour une partie des emplacements adressables à l'intérieur de la au moins une ligne de cache stockée sont sélectivement réglées à un état valide lorsque le premier circuit de traitement (12) écrit des données dans ladite partie des emplacements, sans chargement préalable de la au moins une ligne de cache stockée à partir de la mémoire d'arrière-plan (10). Des données sont copiées à partir de la au moins une ligne de cache dans le second circuit de cache (14') à partir du premier circuit de cache (14) en combinaison avec les informations de drapeau pour les emplacements dans la au moins une ligne de cache. Un signal d'absence de cache est généré à la fois en réponse à des instructions d'accès adressant des emplacements dans des lignes de cache qui ne sont pas stockées dans la mémoire cache et en réponse à une instruction de lecture adressant un emplacement dans la au moins une ligne de cache qui est stockée dans la mémoire (140), lorsque les informations de drapeau ne sont pas réglées.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)