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1. (WO2009126374) AGILE HIGH RESOLUTION ARBITRARY WAVEFORM GENERATOR WITH JITTERLESS FREQUENCY STEPPING
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2009/126374 International Application No.: PCT/US2009/035448
Publication Date: 15.10.2009 International Filing Date: 27.02.2009
IPC:
H03B 28/00 (2006.01) ,H03B 21/00 (2006.01) ,H03L 7/16 (2006.01)
Applicants: REILLY, Peter, T.A.[US/US]; US (UsOnly)
KOIZUMI, Hideya[JP/US]; US (UsOnly)
UT-BATTELLE, LLC; A Limited Liability Company Of The State Of TN One Bethel Valley Road Oak Ridge, TN 37831-6528, US (AllExceptUS)
Inventors: REILLY, Peter, T.A.; US
KOIZUMI, Hideya; US
Agent: GROLZ, Edward, W.; US
Priority Data:
12/100,01109.04.2008US
Title (EN) AGILE HIGH RESOLUTION ARBITRARY WAVEFORM GENERATOR WITH JITTERLESS FREQUENCY STEPPING
(FR) GÉNÉRATEUR AGILE DE FORMES D’ONDE ARBITRAIRES À HAUTE RÉSOLUTION À ÉCHELONNEMENT DE FRÉQUENCE SANS SCINTILLEMENT
Abstract: front page image
(EN) Jitterless transition of the programmable clock waveform is generated employing a set of two coupled direct digital synthesis (DDS) circuits. The first phase accumulator in the first DDS circuit runs at least one cycle of a common reference clock for the DDS circuits ahead of the second phase accumulator in the second DDS circuit. As a phase transition through the beginning of a phase cycle is detected from the first phase accumulator, a first phase offset word and a second phase offset word for the first and second phase accumulators are calculated and loaded into the first and second DDS circuits. The programmable clock waveform is employed as a clock input for the RAM address controller. A well defined jitterless transition in frequency of the arbitrary waveform is provided which coincides with the beginning of the phase cycle of the DDS output signal from the second DDS circuit.
(FR) Une transition sans scintillement de la forme d’onde d’horloge programmable est générée à l’aide d’un ensemble de deux circuits de synthèse numérique directe (DDS) couplés. Le premier accumulateur de phase dans le premier circuit DDS exécute au moins un cycle d’une horloge de référence commune pour les circuits DDS avant le deuxième accumulateur de phase dans le deuxième circuit DDS. Lorsqu’une transition de phase durant le début d’un cycle de phase est détectée à partir du premier accumulateur de phase, un premier mot de décalage de phase et un deuxième mot de décalage de phase pour les premier et deuxième accumulateurs de phase sont calculés et chargés dans les premier et deuxième circuits DDS. La forme d’onde d’horloge programmable est utilisée comme entrée d’horloge pour le dispositif de commande d’adresse RAM. Une transition sans scintillement bien définie en fréquence de la forme d’onde arbitraire est fournie, laquelle coïncide avec le début du cycle de phase du signal de sortie DDS provenant du deuxième circuit DDS.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)