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1. (WO2009124145) FRACTIONAL AND INTEGER PLL ARCHITECTURES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/124145    International Application No.:    PCT/US2009/039204
Publication Date: 08.10.2009 International Filing Date: 01.04.2009
IPC:
H03L 7/06 (2006.01)
Applicants: ATHEROS COMMUNICATIONS, INC. [US/US]; 5480 Great America Parkway Santa Clara, CA 95054 (US) (For All Designated States Except US).
CHEN, Shuo-wei [--/US]; (US) (For US Only).
SU, David, Kuochieh [MY/US]; (US) (For US Only)
Inventors: CHEN, Shuo-wei; (US).
SU, David, Kuochieh; (US)
Agent: BEVER, HOFFMAN & HARMS, LLP; 901 Campisi Way Suite 370 Campbell, CA 95008 (US)
Priority Data:
61/041,879 02.04.2008 US
12/415,878 31.03.2009 US
Title (EN) FRACTIONAL AND INTEGER PLL ARCHITECTURES
(FR) ARCHITECTURES PLL FRACTIONNAIRES ET D'ENTIER
Abstract: front page image
(EN)A digital fractional PLL introduces an accumulated phase offset before the digital VCO using a digital accumulator to achieve the fractional part of the division ratio. To provide this phase offset, the digital accumulator can integrate a fractional component Δn. By forcing Δn to zero, the PLL becomes an integer-N PLL. A de-skew timing configuration can be used to remove any time mismatch between integer and fractional counters of the PLL. A digital PLL can merge the function of frequency generation (DVCO) and that of fractional frequency counting into the same circuit block by reusing various phases of the frequency output to generate a fractional frequency count. A digital integer PLL can include a single bit comparator, wherein the feedback loop of this PLL forces the phase difference between the reference clock signal and the feedback signal to approach zero. By changing the duty cycle of feedback signal, the frequency tracking behavior of the loop can be varied.
(FR)L'invention concerne un PLL fractionnaire numérique introduisant un déphasage accumulé avant le VCO numérique en utilisant un accumulateur numérique pour atteindre la partie fractionnaire du rapport de division. Pour fournir ce déphasage, l'accumulateur numérique peut intégrer une composante fractionnaire Dn. En forçant Dn à zéro, le PLL devient un PLL d'entier N. une configuration de minutage de correction de désalignement peut être utilisée pour éliminer tout désaccord de temps entre des compteurs d'entier et de fraction du PLL. Un PLL numérique peut fusionner la fonction d'une génération de fréquence (DVCO) et celle d'un comptage de fréquence fractionnaire dans le même bloc de circuit en réutilisant diverses phases de la sortie de fréquence pour générer un décompte de fréquence fractionnaire. Un PLL entier numérique peut comprendre un comparateur à un seul bit, la boucle à rétroaction de ce PLL forçant la différence de phase entre le signal d'horloge de référence et le signal de rétroaction à se rapprocher de zéro. En changeant le facteur de marche du signal de rétroaction, le comportement de suivi de fréquence de la boucle peut être varié.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)