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1. (WO2009122843) FREQUENCY SYNTHESIZER AND METHOD FOR CONTROLLING OSCILLATION FREQUENCY OF OSCILLATOR
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2009/122843 International Application No.: PCT/JP2009/053987
Publication Date: 08.10.2009 International Filing Date: 03.03.2009
IPC:
H03D 13/00 (2006.01) ,H03L 7/087 (2006.01)
Applicants: MAEDA, Tadashi[JP/JP]; JP (UsOnly)
NEC Corporation[JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001, JP (AllExceptUS)
Inventors: MAEDA, Tadashi; JP
Agent: IEIRI, Takeshi; HIBIKI IP Law Firm, Asahi Bldg. 10th Floor 3-33-8, Tsuruya-cho, Kanagawa-ku Yokohama-shi, Kanagawa 2210835, JP
Priority Data:
2008-08946531.03.2008JP
Title (EN) FREQUENCY SYNTHESIZER AND METHOD FOR CONTROLLING OSCILLATION FREQUENCY OF OSCILLATOR
(FR) SYNTHÉTISEUR DE FRÉQUENCES ET PROCÉDÉ PERMETTANT DE RÉGLER LA FRÉQUENCE D’OSCILLATION D’UN OSCILLATEUR
(JA) 周波数シンセサイザおよび発振器の発振周波数制御方法
Abstract: front page image
(EN) Frequency control with a high accuracy is carried out by means of a high-speed PLL circuit driven at low voltage. A frequency control word (FCW) represents a target multiplier of a reference signal (FREF) with respect to an oscillator output (CVK). A phase detector (51) accumulates the frequency control word (FCW) at the timing of the reference signal (FREF) to detect the phase φR01 of the reference signal (FREF). A phase detector (52) accumulates the number of clocks of the oscillator output (CVK) at the timing of the reference signal (FREF) to detect the phase φV01 of the oscillator output (CVK). A phase detector (53) accumulates the number of clocks of the oscillator output (CVK) at the timing fR1 of the reference signal (FREF) which is delayed by a delay element (61) to detect the phase φV02 of the oscillator output (CVK). A phase detector (57) accumulates the number of clocks of the oscillator output (CVK) at the timing fR2 of the reference signal (FREF) which is delayed by the delay element (61) and a delay element (62) to detect the phase φV00 of the oscillator output (CVK). The sum of the phase φV00 and the phase φV01 and the difference between them are calculated. The results are divided by a divider (86) to calculate the number of clocks φ0 of the oscillator output (CVK) for the time delayed by one delay element. The sum of the phase φR01 and the phase φV01 and the difference between them are calculated to obtain a first phase error signal. The sum of the phase φR01, the phase φ0, and the phase φV02 and the difference between the sum of the phase φR01 and the phase φ0 and the phase φV02 are calculated to obtain a second phase error signal. The first and second phase error signals are combined into a composite signal, and the frequency of the oscillator is controlled by the composite signal.
(FR) Le réglage de la fréquence est réalisé avec une grande précision au moyen d’un circuit de boucle à verrouillage de phase à grande vitesse excité à basse tension. Un mot de réglage de la fréquence (FCW) représente un multiplicateur cible d’un signal de référence (FREF) eu égard à une sortie d’oscillateur (CVK). Un comparateur de phase (51) accumule le mot de réglage de la fréquence (FCW) conformément à une synchronisation du signal de référence (FREF) de manière à détecter la phase φR01 du signal de référence (FREF). Un comparateur de phase (52) accumule le nombre d’horloges de la sortie d’oscillateur (CVK) conformément à la synchronisation du signal de référence (FREF) de manière à détecter la phase φV01 de la sortie d’oscillateur (CVK). Un comparateur de phase (53) accumule le nombre d’horloges de la sortie d’oscillateur (CVK) conformément à la synchronisation fR1 du signal de référence (FREF) qui est retardé par un circuit de retard (61) de manière à détecter la phase φV02 de la sortie d’oscillateur (CVK). Un comparateur de phase (57) accumule le nombre d’horloges de la sortie d’oscillateur (CVK) conformément à la synchronisation fR2 du signal de référence (FREF) qui est retardé par le circuit de retard (61) et un circuit de retard (62) de manière à détecter la phase φV00 de la sortie d’oscillateur (CVK). La somme de la phase φV00 et de la phase φV01 ainsi que la différence entre ces dernières sont calculées. Les résultats sont divisés par un diviseur (86) de manière à calculer le nombre d’horloges φ0 de la sortie d’oscillateur (CVK) pour le retard engendré par un circuit de retard. La somme de la phase φR01 et de la phase φV01 ainsi que la différence entre ces dernières sont calculées de manière à obtenir un premier signal d’erreur de phase. La somme de la phase φR01, de la phase φ0 et de la phase φV02 ainsi que la différence entre la somme de la phase φR01 et de la phase φ0 et de la phase φV02 sont calculées de manière à obtenir un second signal d’erreur de phase. Les premier et second signaux d’erreur de phase sont combinés en un signal composite et la fréquence de l’oscillateur est réglée à l’aide du signal composite.
(JA)  低電圧駆動で高速化されたPLL回路で、高精度に周波数制御を行う。位相検出器51で、基準信号FREFの発振器出力CKVに対する目標逓倍数を示す周波数制御語(FCW)をFREFのタイミングで累算して、FREFの位相ΦR01を、位相検出器52で、CKVのクロック数をFREFのタイミングで累算して、CKVの位相ΦV01を、位相検出器53で、CKVのクロック数をFREFの遅延素子61分遅れたタイミングfR1で累算して、CKVの位相ΦV02をする。位相検出器57で、CKVのクロック数をFREFの遅延素子61、62分遅れたタイミングfR2で累算して、CKVの位相ΦV00を検出し、これとΦV01とを加減算し、その結果を除算器86で除して遅延素子1段分のCKVのクロック数Φ0を算出する。ΦR01とΦV01を加減算して第1の位相誤差信号を、ΦR01とΦ0との和とΦV02を加減算して第2の位相誤差信号を得、その合成信号によって発振器の周波数を制御する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)