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1. (WO2009119735) SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/119735    International Application No.:    PCT/JP2009/056109
Publication Date: 01.10.2009 International Filing Date: 26.03.2009
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01), H01L 29/12 (2006.01)
Applicants: Rohm Co., Ltd. [JP/JP]; 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto, 6158585 (JP) (For All Designated States Except US).
NAKANO, Yuki [JP/JP]; (JP) (For US Only)
Inventors: NAKANO, Yuki; (JP)
Agent: YOSHIDA, Minoru; 2-32-1301, Tamatsukuri-motomachi, Tennoji-ku, Osaka-shi, Osaka, 5430014 (JP)
Priority Data:
2008-080216 26.03.2008 JP
2008-333530 26.12.2008 JP
Title (EN) SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
Abstract: front page image
(EN)Provided is a semiconductor device (A1) comprising a semiconductor layer having a first face having a trench (3) formed therein and a second face on the side opposite to the first face, a gate electrode (41), and a gate insulating layer (5). The semiconductor layer includes a first n-type semiconductor layer (11), a second n-type semiconductor layer (12), a p-type semiconductor layer (13) and an n-type semiconductor region (14). The trench (3) extends through the p-type semiconductor layer (13) to the second n-type semiconductor layer (12). The p-type semiconductor layer (13) has a first p-type semiconductor layer (131) closer to the second face of the semiconductor layer than the trench (3). As a result, a dielectric breakdown can hardly occur in the gate insulating layer (5).
(FR)L'invention porte sur un dispositif à semi-conducteur (A1) incluant une couche semi-conductrice présentant une première face comportant une tranchée (3) formée en son sein et une seconde face sur le côté opposé à la première face, une électrode de grille (41) et une couche isolante de grille (5). La couche semi-conductrice inclut une première couche semi-conductrice de type n (11), une seconde couche semi-conductrice de type n (12), une couche semi-conductrice de type p (13) et une région semi-conductrice de type n (14). La tranchée (3) s'étend à travers la couche semi-conductrice de type p (13) jusqu'à la seconde couche semi-conductrice de type n (12). La couche semi-conductrice de type p (13) inclut une première couche semi-conductrice de type p (131), plus proche de la seconde face de la couche semi-conductrice que la tranchée (3). Il s’ensuit qu’un claquage diélectrique peut difficilement se produire dans la couche isolante de grille (5).
(JA) 半導体装置(A1)は、トレンチ(3)が形成された第1面、および、この第1面とは反対側の第2面、を有する半導体層と、ゲート電極(41)と、ゲート絶縁層(5)と、を備えている。上記半導体層は、第1n型半導体層(11)、第2n型半導体層(12)、p型半導体層(13)、n型半導体領域(14)を含んでいる。トレンチ(3)は、p型半導体層(13)を貫通して第2n型導体層(12)に達している。p型半導体層(13)は、トレンチ(3)よりも、上記半導体層の上記第2面に対して近接する第1p型半導体層(131)を有している。このことにより、ゲート絶縁層(5)における絶縁破壊を起こりにくくすることができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)