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1. (WO2009118850) PROBE WAFER, PROBE DEVICE, AND TESTING SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2009/118850 International Application No.: PCT/JP2008/055790
Publication Date: 01.10.2009 International Filing Date: 26.03.2008
IPC:
H01L 21/66 (2006.01) ,G01R 1/073 (2006.01) ,G01R 31/26 (2006.01)
Applicants: KOMOTO, Yoshio[JP/JP]; JP (UsOnly)
UMEMURA, Yoshiharu[JP/JP]; JP (UsOnly)
ADVANTEST CORPORATION[JP/JP]; 1-32-1, Asahi-cho, Nerima-ku, Tokyo 1790071, JP (AllExceptUS)
Inventors: KOMOTO, Yoshio; JP
UMEMURA, Yoshiharu; JP
Agent: RYUKA, Akihiro; 5F, Shinjuku Square Tower, 22-1, Nishi-Shinjuku 6-chome, Shinjuku-ku, Tokyo 1631105, JP
Priority Data:
Title (EN) PROBE WAFER, PROBE DEVICE, AND TESTING SYSTEM
(FR) PLAQUETTE DE CONTRÔLE, DISPOSITIF DE CONTRÔLE ET SYSTÈME DE TEST
(JA) プローブウエハ、プローブ装置、および、試験システム
Abstract: front page image
(EN) Provided is a probe wafer electrically connected with a semiconductor wafer on which a plurality of semiconductor chips are formed. The probe wafer comprises a wafer substrate for pitch conversion having a wafer connection surface and a device connection surface formed on the rear surface of the wafer connection surface, a plurality of wafer side connection terminals which are formed on the wafer connection surface of the wafer substrate for pitch conversion, which are provided at least one by one for each semiconductor chip, and which each are electrically connected with the input/output terminal of the corresponding semiconductor chip, a plurality of device side connection terminals which are formed on the device connection surface of the wafer substrate at intervals different from those between the wafer side connection terminals, corresponding to the plurality of wafer side connection terminals one by one, and which are electrically connected with an external device, and a plurality of transmission paths which each electrically connect the corresponding wafer side connection terminal and device side connection terminal.
(FR) L'invention concerne une plaquette de contrôle électriquement connectée à une plaquette de semi-conducteur sur laquelle sont formées plusieurs puces de semi-conducteur. Cette plaquette de contrôle comprend: un substrat de plaquette pour conversion de pas, présentant une surface de connexion de plaquette et une surface de connexion de dispositif formée sur ladite surface de connexion de plaquette; plusieurs bornes de connexion côté plaquette qui sont formées sur la surface de connexion de plaquette pour une conversion de pas, ces bornes de connexion côté plaquette étant fournies au moins une par une pour chaque puce de semi-conducteur et étant chacune électriquement connectée à la borne d'entrée/sortie de la puce de semi-conducteur correspondante; plusieurs bornes de connexion côté dispositif qui sont formées sur la surface de connexion de dispositif du substrat de plaquette, à des intervalles différents de ceux qui séparent les bornes de connexion côté plaquette, et qui correspondent, une à une, aux bornes de connexion côté plaquette, ces bornes de connexion côté dispositif étant électriquement connectées à un dispositif extérieur; et plusieurs trajets de transmission, chacun de ces trajets étant électriquement connecté à la borne de connexion côté plaquette et à la borne de connexion côté dispositif correspondantes.
(JA)  複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブウエハであって、ウエハ接続面、および、ウエハ接続面の裏面に形成される装置接続面を有するピッチ変換用ウエハ基板と、ピッチ変換用ウエハ基板のウエハ接続面に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、ウエハ基板の装置接続面に、複数のウエハ側接続端子と一対一に対応して、ウエハ側接続端子とは異なる間隔で形成され、外部の装置と電気的に接続する複数の装置側接続端子と、対応するウエハ側接続端子および装置側接続端子を電気的に接続する複数の伝送路とを備えるプローブウエハを提供する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)