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1. (WO2009118795) ENCRYPTING METHOD HAVING TAMPER-RESISTANCE TO SIDE-CHANNEL ATTACK
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/118795    International Application No.:    PCT/JP2008/000814
Publication Date: 01.10.2009 International Filing Date: 28.03.2008
IPC:
H04L 9/10 (2006.01), G09C 1/00 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa, 2118588 (JP) (For All Designated States Except US).
TAKENAKA, Masahiko [JP/JP]; (JP) (For US Only).
ITOH, Kouichi [JP/JP]; (JP) (For US Only)
Inventors: TAKENAKA, Masahiko; (JP).
ITOH, Kouichi; (JP)
Agent: OSUGA, Yoshiyuki; 3rd Fl., Nibancho Bldg., 8-20, Nibancho, Chiyoda-ku, Tokyo, 1020084 (JP)
Priority Data:
Title (EN) ENCRYPTING METHOD HAVING TAMPER-RESISTANCE TO SIDE-CHANNEL ATTACK
(FR) PROCÉDÉ DE CRYPTAGE PRÉSENTANT UNE BONNE RÉSISTANCE AUX ATTAQUES DU CANAL LATÉRAL
(JA) サイドチャネル攻撃に対する耐タンパ性を有する暗号処理方法
Abstract: front page image
(EN)A subtracting circuit (401) stores a key register (302) with a key (d') which is obtained by subtracting a random number (2r) held in a random number register (201) from a key (d) held in a key register (105). At the calculation stating time, the values [-C] and [-C2] are individually calculated, and are held together with the value [C] in a multiplication table memory (205). In the first calculation cycle, a second switch (107) selects and outputs an intermediate value (108) held in an in-calculation data register (103), thereby to cause a multiplication remainder calculating circuit (104) to execute two multiplications. In the second calculation cycle, the second switch (107) selects and outputs one of the three values held in the multiplication table memory (205), in accordance with the combination of a key bid value (d'i) and a random bit value (ri), thereby to cause the multiplication remainder calculating circuit (104) to execute the multiplication. As a result, it is possible to realize an encrypting device, which is short in the calculating time period, which is small in the circuit scale and which is sufficient in the safety.
(FR)Un circuit de soustraction (401) conserve un registre de clés (302) qui présente une clé (d') obtenue en soustrayant un nombre aléatoire (2r) contenu dans un registre de nombres aléatoires (201) d'une clé (d) conservée dans un registre de clés (105). Au moment du lancement du calcul, les valeurs [-C] et [-C2] sont calculées séparément et sont conservées en même temps que la valeur [C] dans une mémoire (205) de table de multiplication. Dans le premier cycle de calcul, un deuxième commutateur (107) sélectionne et délivre une valeur intermédiaire (108) maintenue dans un registre de données de calcul (103) pour ainsi amener un circuit de calcul (104) du reste de la multiplication à exécuter deux multiplications. Dans le deuxième cycle de calcul, le deuxième commutateur (107) sélectionne et délivre l'une des trois valeurs contenues dans la mémoire (205) de table de multiplication en fonction de la combinaison d'une valeur de bit de clé (d'i) et d'une valeur de bit aléatoire (ri), ce qui amène le circuit de calcul (104) du reste de la multiplication à exécuter la multiplication. Par conséquent, on peut réaliser un dispositif de cryptage dont la durée de calcul est courte, dont l'échelle du circuit est petite et dont la sécurité est suffisante.
(JA) 401は、105に保持される鍵dから201に保持される乱数2rを減算して得られる鍵d’を、302に格納する。演算開始時には、値「-C」と「-C2」がそれぞれ計算された上で、乗算テーブルメモリ205に値「C」と共に保持される。107は、第1演算サイクルでは、演算途中データレジスタ103に保持されている中間値108を選択し出力することにより乗算剰余演算回路104に2乗算を実行させる。107は、第2演算サイクルにおいては、鍵ビット値d’iと乱数ビット値r iの組合せに応じて、205に保持されている3値のうち1値を選択し出力することにより乗算剰余演算回路104に乗算を実行させる。これにより、演算時間が短く、回路規模が小さく、安全性が十分な暗号処理装置を実現できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)