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1. (WO2009066943) THIN FILM TRANSISTOR AND FABRICATING METHOD OF THE SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/066943    International Application No.:    PCT/KR2008/006852
Publication Date: 28.05.2009 International Filing Date: 20.11.2008
IPC:
H05B 33/08 (2006.01)
Applicants: ENSILTECH CORPORATION [KR/KR]; 914-915 IT Castle 1-dong, 550-1 Gasan 1-dong, Geumchoen-gu, Seoul 153-768 (KR) (For All Designated States Except US).
RO, Jae-Sang [KR/KR]; (KR) (For US Only).
HONG, Won-Eui [KR/KR]; (KR) (For US Only)
Inventors: RO, Jae-Sang; (KR).
HONG, Won-Eui; (KR)
Agent: CHOI, Young-Bok; Suite 1810, Hwanghwa Bldg. 832-7 Yeoksam-dong Gangnam-gu Seoul 135-936 (KR)
Priority Data:
10-2007-0118674 20.11.2007 KR
10-2007-0126162 06.12.2007 KR
Title (EN) THIN FILM TRANSISTOR AND FABRICATING METHOD OF THE SAME
(FR) TRANSISTOR À COUCHE MINCE ET SON PROCÉDÉ DE FABRICATION
Abstract: front page image
(EN)Provided are thin film transistor, a method of fabricating the same, a flat panel display device including the same, and a method of fabricating the flat panel display device, that are capable of applying an electric field to a gate line to form a channel region of a semiconductor layer of a thin film transistor using a polysilicon layer crystallized by a high temperature heat generated by Joule heating of a conductive layer. As a result, a process can be simplified using a gate line included in the thin film transistor as the conductive layer, and the channel region of the semiconductor layer can be formed of polysilicon having a uniform degree of crystallinity. The thin film transistor includes a straight gate line disposed in one direction, a semiconductor layer crossing the gate line, and source and drain electrodes connected to source and drain regions of the semiconductor layer.
(FR)L'invention porte sur un transistor à couche mince, sur son procédé de fabrication et sur un dispositif d'affichage à écran plat renfermant celui-ci, ainsi que sur un procédé de fabrication du dispositif d'affichage à écran plat, qui sont capables d'appliquer un champ électrique à une ligne de grille pour former une région de canal d'une couche de semi-conducteur d'un transistor à couche mince à l'aide d'une couche de polysilicium cristallisée par une chaleur à température élevée générée par chauffage par effet Joule d'une couche conductrice. En conséquence, un procédé peut être simplifié à l'aide d'une ligne de grille renfermée dans le transistor à couche mince en tant que couche conductrice, et la région de canal de la couche de semi-conducteur peut être constituée de polysilicium présentant un degré de cristallinité uniforme. Le transistor à couche mince renferme une ligne de grille droite disposée dans une direction, une couche de semi-conducteur croisant la ligne de grille, et des électrodes de source et de drain reliées aux régions de source et de drain de la couche de semi-conducteur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)