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1. (WO2009066764) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND ITS TEST METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/066764    International Application No.:    PCT/JP2008/071230
Publication Date: 28.05.2009 International Filing Date: 21.11.2008
IPC:
G01R 31/30 (2006.01), G01R 31/28 (2006.01), H01L 21/822 (2006.01), H01L 27/04 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
NOSE, Koichi [JP/JP]; (JP) (For US Only).
MIZUNO, Masayuki [JP/JP]; (JP) (For US Only)
Inventors: NOSE, Koichi; (JP).
MIZUNO, Masayuki; (JP)
Agent: KATO, Asamichi; c/o A. Kato & Associates 20-12 Shin-Yokohama 3-chome Kohoku-ku, Yokohama-shi Kanagawa 2220033 (JP)
Priority Data:
2007-301127 21.11.2007 JP
Title (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND ITS TEST METHOD
(FR) CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR ET MÉTHODE DE TEST DE CELUI-CI
(JA) 半導体集積回路装置及びそのテスト方法
Abstract: front page image
(EN)When the operation frequency of a tester or an input/output circuit of a semiconductor integrated circuit device is lower than the frequency of a test input signal, an amount of disturbance allowance of a circuit under test can be measured without stopping the operation of the circuit under test included in the semiconductor integrated circuit device. The semiconductor integrated circuit device has a normal output signal counter for counting, when the circuit under test repeats, a plurality of times in sequence, a process for each input signal of an input signal group including one or two or more input signals, the number of how many times the circuit under test has outputted a normal output signal in response to a predetermined input signal among the input signal group.
(FR)Lorsque la fréquence de fonctionnement d'un testeur ou d'un circuit d'entrée/sortie d'un circuit intégré semi-conducteur est inférieure à la fréquence d'un signal d'entrée de test, il est possible de mesurer un niveau de perturbation admissible d'un circuit en test sans arrêter le fonctionnement du circuit en test inclus dans le circuit intégré semi-conducteur. Le circuit intégré semi-conducteur dispose d'un compteur de signaux de sortie normaux pour compter le nombre de fois que le circuit en test a délivré un signal de sortie normal en réponse à un signal d'entrée prédéterminé parmi un groupe de signaux d'entrée comprenant un ou plusieurs signaux d'entrée lorsque le circuit en test répète plusieurs fois successivement un processus pour chaque signal d'entrée du groupe de signaux d'entrée.
(JA) 半導体集積回路装置の入出力回路やテスタの動作周波数がテスト用の入力信号の周波数よりも低い場合において、半導体集積回路装置に備えた被測定回路の動作を停止させることなく、被測定回路の擾乱耐性量の測定を可能とする。半導体集積回路装置は、1又は2以上の入力信号から成る入力信号群の各入力信号に対する処理を順に被測定回路によって複数回にわたって繰り返した場合において、該入力信号群のうちの所定の入力信号に対して該被測定回路により正常な出力信号が出力された回数をカウントする正常出力信号カウンタを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)