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Pub. No.:    WO/2009/066760    International Application No.:    PCT/JP2008/071220
Publication Date: 28.05.2009 International Filing Date: 21.11.2008
G06F 17/16 (2006.01), G06F 15/80 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
SEKI, Katsutoshi [JP/JP]; (JP) (For US Only)
Inventors: SEKI, Katsutoshi; (JP)
Agent: KATO, Asamichi; c/o A. Kato & Associates, 20-12 Shin-Yokohama 3-chome, Kohoku-ku, Yokohama-shi, Kanagawa 2220033 (JP)
Priority Data:
2007-302536 22.11.2007 JP
(JA) シストリックアレイ及び演算方法
Abstract: front page image
(EN)Provided is a complex matrix calculation systolic array formed by cells, each of which is realized by a single calculation circuit having a high operation ratio and a constant processing delay not depending on the cell type or step. Since the connection relationship between the cells is fixed, there is no need of a synchronization control circuit. A triangular systolic array (1000) is combined with a rectangular systolic array (2000) to constitute a trapezoidal systolic array. A linear systolic array (3000) is added to the lower side of the trapezoidal systolic array. To fix the connections between cells, an intermediate result outputtedfrom each row of the trapezoidal systolic array to a lower row has a phase shifted as compared to an intermediate result of the complex MFA algorithm. The phase shift is absorbed in the following row and the phase shift of the intermediate result outputted from the last row of the trapezoidal systolic array is corrected by the linear systolic array (3000). Each of the cells is realized by a CORDIC circuit which executes calculations such as a vector angle calculation, a vector rotation, division, multiplication, and addition with a constant delay.
(FR)L'invention porte sur un réseau systolique de calcul matriciel complexe formé par des cellules. Chaque cellule est réalisée par un circuit de calcul unique à facteur d'utilisation élevé et retard de traitement constant ne dépendant pas du type ou de l'étage de cellule. La relation de connexion entre les cellules étant fixe, un circuit de commande de synchronisation n'est pas necessaire. Un réseau systolique triangulaire (1000) est combiné avec un réseau systolique rectangulaire (2000) pour constituer un réseau systolique trapézoïdal. Un réseau systolique linéaire (3000) est ajouté au côté inférieur du réseau systolique trapézoïdal. Pour fixer les connexions entre les cellules, un résultat intermédiaire délivré par chaque rangée du réseau systolique trapézoïdal à une rangée inférieure présente un déphasage relativement au résultat intermédiaire de l'algorithme MFA complexe. Le déphasage est absorbé dans la rangée suivante et le déphasage du résultat intermédiaire délivré par la dernière rangée du réseau systolique trapézoïdal est corrigé par le réseau systolique linéaire (3000). Chacune des cellules est réalisée par un circuit CORDIC qui exécute des calculs comme un calcul d'angle de vecteur, une rotation de vecteur, une division, une multiplication et une addition avec un retard constant.
(JA) 各セルが同一演算回路で実現され、該演算回路の動作率が高く、かつ前記演算回路の処理遅延がセルの種類およびステップに依らず一定でセル間の接続関係が固定であるため同期制御回路が不要な複素行列演算シストリックアレイを提供する。三角シストリックアレイ1000と四角シストリックアレイ2000を組み合わせた台形シストリックアレイの下辺に線形シストリックアレイを3000付加し、セル間の接続が固定になるように、台形シストリックアレイの各行から下行に出力される中間結果を、複素MFAアルゴリズムの中間結果に対し位相をずらしたものとし、該位相ずれを次行で吸収させ、台形シストリックアレイの最終行から出力される中間結果の位相ずれを線形シストリックアレイ3000で補正することと、各セルが、ベクトル角度算出/ベクトル回転/除算/積和演算を一定遅延で処理するCORDIC回路で実現される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)