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1. (WO2009064426) METHOD OF GENERATING INTERNODE TIMING DIAGRAMS FOR A MULTIPROCESSOR ARRAY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/064426    International Application No.:    PCT/US2008/012726
Publication Date: 22.05.2009 International Filing Date: 13.11.2008
Chapter 2 Demand Filed:    15.09.2009    
IPC:
G06F 9/46 (2006.01), G06F 9/30 (2006.01)
Applicants: VNS PORTFOLIO LLC [US/US]; 20400 Stevens Creek Blvd Fifth Floor Cupertino, CA 95014 (US) (For All Designated States Except US).
RUFFER, Dennis, Arthur [US/US]; (US) (For US Only)
Inventors: RUFFER, Dennis, Arthur; (US)
Agent: HENNEMAN, Larry, E.; Henneman & Associates, PLC 70 N. Main St. Three Rivers, MI 49093 (US)
Priority Data:
11/985,566 15.11.2007 US
Title (EN) METHOD OF GENERATING INTERNODE TIMING DIAGRAMS FOR A MULTIPROCESSOR ARRAY
(FR) PROCÉDÉ DE GÉNÉRATION DE DIAGRAMMES DE TEMPORISATION INTERNODALE POUR UN RÉSEAU MULTIPROCESSEUR
Abstract: front page image
(EN)The apparatus used includes a multi core computer processor 10 where a plurality of processors 15 is located on a single substrate 25. Processors 15 are connected to their nearest neighbor directly by single drop data busses 20. The method is executed by an application code that includes functions which determine the internode timing. These functions are performed as the code executes. The code performs these functions by utilizing manually specified real time for clock cycles. In addition, captured data from an event driven simulator presents accurate clock cycle count information for the hardware. The code generates timing diagrams using this data. The timing diagrams can be used to compare and analyze the code behavior as it executes in the target multiprocessor array hardware. This method allows determination of how the actual hardware events correlate to the expected events that were simulated for a given instruction sequence.
(FR)L'appareil utilisé comprend un processeur informatique à plusieurs noyaux 10 dans lequel une pluralité de processeurs 15 se trouve sur un même substrat 25. Des processeurs 15 sont connectés à leur plus proche voisin directement par des bus de données à impulsion unique 20. Ce procédé est réalisé par un code d'application comprenant des fonctions déterminant la temporisation internodale. Ces fonctions sont réalisées lorsque le code s'exécute. Ce dernier réalise ces fonctions en utilisant un temps réel spécifié manuellement pour des cycles d'horloge. De plus, les données capturées à partir d'un simulateur conduit par les événements présentent des informations précises de décompte du cycle d'horloge pour le matériel. Le code génère des diagrammes de temporisation utilisant ces données. Les diagrammes de temporisation peuvent être utilisés pour comparer et analyser le comportement de code lorsqu'il s'exécute dans le matériel du réseau multiprocesseur cible. Ce procédé permet de déterminer comment se produit la corrélation entre les événements matériels effectifs et les événements attendus qui étaient simulés pour une séquence d'instructions donnée.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)