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1. (WO2009063535) BIAS CIRCUIT AND METHOD FOR CONTROLLING BIAS CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/063535    International Application No.:    PCT/JP2007/001247
Publication Date: 22.05.2009 International Filing Date: 16.11.2007
IPC:
H03F 3/21 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (For All Designated States Except US).
ARAI, Tomoyuki [JP/JP]; (JP) (For US Only).
KUDO, Masahiro [JP/JP]; (JP) (For US Only)
Inventors: ARAI, Tomoyuki; (JP).
KUDO, Masahiro; (JP)
Agent: HAYASHI, Tsunenori; Hayashi, Doi & Associates 3rd Floor, Toshou-Bldg. No.3 3-9-5, Shin-yokohama, Kohoku-ku Yokohama-shi, Kanagawa 2220033 (JP)
Priority Data:
Title (EN) BIAS CIRCUIT AND METHOD FOR CONTROLLING BIAS CIRCUIT
(FR) CIRCUIT DE POLARISATION ET PROCÉDÉ DE COMMANDE DE CIRCUIT DE POLARISATION
(JA) バイアス回路、及びバイアス回路に対する制御方法
Abstract: front page image
(EN)A bias circuit for applying a bias voltage to a nonlinear amplifying circuit includes a constant current source and first, second, third, and fourth transistors. The first transistor and the second transistor constitute a current mirror circuit. The drain and the gate of the third transistor are connected to the gate of the fourth transistor. The first transistor and the third transistor are connected in series. The second transistor and the fourth transistor are connected in series. The drain of the second transistor outputs the bias voltage. In addition, the first and second transistors have the same gate length and the same gate width, and the first to fourth transistors have the same gate length. When let k3 denote the ratio of the gate width of the third transistor to that of the first transistor and let k4 denote the ratio of the gate width of the fourth transistor to that of the first transistor, the gate length and the gate width of each of the first, second, third, and fourth transistors are set so that k4-0.5-k3-0.5 is approximately 1.
(FR)L'invention porte sur un circuit de polarisation pour appliquer une tension de polarisation à un circuit d'amplification non linéaire, le circuit de polarisation comprenant une source de courant constant et des premier, second, troisième et quatrième transistors. Le premier transistor et le second transistor constituent un circuit de miroir de courant. Le drain et la grille du troisième transistor sont connectés à la grille du quatrième transistor. Le premier transistor et le troisième transistor sont connectés en série. Le second transistor et le quatrième transistor sont connectés en série. Le drain du second transistor fournit la tension de polarisation. De plus, les premier et second transistors ont la même longueur de grille et la même largeur de grille, et les premier à quatrième transistors ont la même longueur de grille. Si k3 désigne le rapport de la largeur de grille du troisième transistor sur celle du premier transistor et k4 désigne le rapport de la largeur de grille du quatrième transistor sur celle du premier transistor, la longueur de grille et la largeur de grille de chacun des premier, second, troisième et quatrième transistors sont définies de sorte que k4-0,5 - k3-0,5 vaut environ 1.
(JA) 非線形増幅回路に対してバイアス電圧を与えるバイアス回路において、定電流源と、第1,第2,第3,及び第4のトランジスタを備え、前記第1のトランジスタと前記第2のトランジスタとによりカレントミラー回路を構成し、前記第3のトランジスタのドレイン及びゲートと前記第4のトランジスタのゲートとが接続され、前記第1のトランジスタと前記第3のトランジスタとが縦列に接続され、前記第2のトランジスタと前記第4のトランジスタとが縦列に接続され、前記第2のトランジスタのドレインから前記バイアス電圧が出力されるように構成し、 さらに、前記第1及び第2のトランジスタのゲート長及びゲート幅は同じであり、前記第1から第4のトランジスタのゲート長は同じであり、前記第1のトランジスタのゲート幅に対する前記第3のトランジスタのゲート幅の比をk、前記第1のトランジスタのゲート幅に対する前記第4のトランジスタのゲート幅の比をkとした場合、k -0.5―k -0.5が略1になるように、前記第1,第2,第3,第4の各トランジスタのゲート長及びゲート幅が構成される。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)