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1. (WO2009062494) SIGMA-DELTA CONVERTER FOR DIGITIZING AN ANALOG SIGNAL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/062494    International Application No.:    PCT/DE2008/001886
Publication Date: 22.05.2009 International Filing Date: 17.11.2008
IPC:
H03M 3/02 (2006.01)
Applicants: CONTI TEMIC MICROELECTRONIC GMBH [DE/DE]; Sieboldstrasse 19, 90411 Nürnberg (DE) (For All Designated States Except US).
MÜHLENBROCK, Peter [DE/DE]; (DE) (For US Only)
Inventors: MÜHLENBROCK, Peter; (DE)
Priority Data:
10 2007 054 951.4 17.11.2007 DE
Title (DE) SIGMA-DELTA-WANDLER ZUR DIGITALISIERUNG EINES ANALOGEN SIGNALS
(EN) SIGMA-DELTA CONVERTER FOR DIGITIZING AN ANALOG SIGNAL
(FR) CONVERTISSEUR SIGMA-DELTA POUR LA NUMÉRISATION D'UN SIGNAL ANALOGIQUE
Abstract: front page image
(DE)Die Erfindung betrifft einen Sigma-Delta-Wandler (1) und ein Verfahren zur Digitalisierung eines analogen Signals (U_MESS), wobei der Sigma-Delta-Wandler (1) mindestens einen Integrator (3), einen 1-Bit-Digital-Analog-Wandler (2) und einen Komparator (4) umfasst, wobei das analoge Signal (U_MESS) und ein erstes Ausgangssignal des 1-Bit-Digital-Analog-Wandlers (2) summiert dem Integrator (3) zuführbar oder im Integrator (3) summierbar sind, wobei ein zweites Ausgangssignal (U+) des Integrators (3) mittelbar oder unmittelbar dem Komparator (4) zuführbar und im Komparator (4) mit einer Referenzspannung (VREF) vergleichbar ist, wobei ein drittes Ausgangssignal (DATA__OUT) des Komparators (4) einem mit einer Abtastfrequenz (CLOCK) beaufschlagten Flipflop (5) zuführbar und von diesem getaktet dem 1-Bit-Digital-Analog-Wandler (2) als getaktetes Signal (DATA_IN) zuführbar ist, wobei das dritte Ausgangssignal (DATA_OUT) eine digitale Repräsentation des analogen Signals (U_MESS) in Form eines Binärdatenstroms bildet, wobei der Integrator (3) als ein RC-Glied ausgebildet ist und/oder wobei der 1-Bit-Digital-Analog-Wandler (2) als ein Logikgatter ausgebildet ist.
(EN)The invention relates to a sigma-delta converter (1) and to a method for digitizing an analog signal (U_MESS), the sigma-delta converter (1) comprising at least one integrator (3), a 1-bit DAC (2) and a comparator (4). The analog signal (U_MESS) and a first output signal of the 1-bit DAC (2) can be summed up and supplied to the integrator (3) or can be summed up in the integrator (3). A second output signal (U+) of the integrator (3) can be indirectly or directly supplied to the comparator (4) and can be compared in the comparator (4) with a reference voltage (VREF). A third output signal (DATA_OUT) of the comparator (4) can be supplied to a flipflop (5) to which a sampling frequency (CLOCK) is applied, said signal can be clocked and supplied to the 1-bit DAC (2) as a clocked signal (DATA_IN), the third output signal (DATA_OUT) being a digital representation of the analog signal (U_MESS) in the form of a binary data flow. The integrator (3) is designed as an RC module and/or the 1-bit DAC (2) is designed as a logic gate.
(FR)La présente invention concerne un convertisseur sigma-delta (1) et un procédé de numérisation d'un signal analogique (U_MESS), le convertisseur sigma-delta (1) comportant au moins un intégrateur (3), un convertisseur numérique-analogique à 1 bit (2) et un comparateur (4). Le signal analogique (U_MESS) et un premier signal de sortie du convertisseur numérique-analogique à 1 bit (2) peuvent être envoyés déjà additionnés à l'intégrateur (3) ou être additionnés dans l'intégrateur (3). Un deuxième signal de sortie (U+) de l'intégrateur (3) peut être envoyé directement ou indirectement au comparateur (4) et comparé à une tension de référence (VREF) dans le comparateur (4). Un troisième signal de sortie (DATA__OUT) du comparateur (4) peut être envoyé à une bascule bistable (5) soumise à une fréquence d'échantillonnage (CLOCK) et peut être envoyé, dans un état cadencé par la bascule, au convertisseur numérique-analogique à 1 bit (2) en tant que signal cadencé (DATA_IN). Le troisième signal de sortie (DATA_OUT) forme une représentation numérique du signal analogique (U_MESS) sous la forme de flux de données binaires. L'intégrateur (3) est conçu comme un circuit RC et/ou le convertisseur numérique-analogique à 1 bit (2) est conçu comme une porte logique.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: German (DE)
Filing Language: German (DE)