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1. (WO2009058142) METHOD TO REDUCE TRENCH CAPACITOR LEAKAGE FOR RANDOM ACCESS MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/058142    International Application No.:    PCT/US2007/083176
Publication Date: 07.05.2009 International Filing Date: 31.10.2007
IPC:
H01L 21/8242 (2006.01), H01L 27/108 (2006.01), H01L 21/762 (2006.01)
Applicants: AGERE SYSTEMS, INC. [--/US]; 1110 American Parkway NE, Allentown, PA 18109 (US) (For All Designated States Except US).
ROSSI, Nace, M. [FR/SG]; (SG) (For US Only).
SINGH, Ranbir [US/US]; (US) (For US Only).
YUAN, Xiaojun [US/SG]; (SG) (For US Only)
Inventors: ROSSI, Nace, M.; (SG).
SINGH, Ranbir; (US).
YUAN, Xiaojun; (SG)
Agent: GAINES, Charles, W.; Hitt Gaines, PC, P.O. Box 832570, Richardson, TX 75083 (US)
Priority Data:
Title (EN) METHOD TO REDUCE TRENCH CAPACITOR LEAKAGE FOR RANDOM ACCESS MEMORY DEVICE
(FR) PROCÉDÉ DE RÉDUCTION DE FUITE DE CONDENSATEUR À TRANCHÉE POUR DISPOSITIF DE MÉMOIRE VIVE
Abstract: front page image
(EN)The invention, in one aspect, provides a method of manufacturing a semiconductor device. This method includes forming a trench isolation structure (118) in a dynamic random memory region (DRAM) (110) of a semiconductor substrate (109) and patterning an etch mask over the trench isolation structure (118) to expose a portion of the trench isolation structure (118). A portion of the exposed trench isolation structure (118) is removed to form a gate trench (116) therein, wherein the gate trench (116) includes a first corner formed by the semiconductor substrate and a second corner formed by the trench isolation structure. The etch mask is removed from the DRAM region (110) and the at least the first corner of the gate trench is rounded to form a rounded corner (120). This is followed by the formation of an oxide layer (124) over a sidewall of the gate trench (116), the first rounded corner (120), and the semiconductor substrate (109) adjacent the gate trench (116). The trench (116) is filled with a gate material.
(FR)Sous un aspect, l'invention porte sur un procédé de fabrication d'un dispositif à semi-conducteur. Ce procédé comprend la formation d'une structure d'isolation de tranchée (118) dans une région de mémoire vive dynamique (DRAM) (110) d'un substrat semi-conducteur (109) et la formation des motifs d'un masque de gravure sur la structure d'isolation de tranchée (118) afin d'exposer une partie de la structure d'isolation de tranchée (118). Une partie de la structure d'isolation de tranchée exposée (118) est retirée afin de former une tranchée de grille (116) dans celle-ci, la tranchée de grille (116) comprenant un premier coin formé par le substrat semi-conducteur et un second coin formé par la structure d'isolation de tranchée. Le masque de gravure est retiré de la région DRAM (110) et au moins le premier coin de la tranchée de grille est arrondi afin de former un coin arrondi (120). Ceci est suivi par la formation d'une couche d'oxyde (124) sur une paroi latérale de la tranchée de grille (116), le premier coin arrondi (120), et le substrat semi-conducteur (109) adjacent à la tranchée de grille (116). La tranchée (116) est remplie d'un matériau de grille.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)