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1. (WO2009057419) METHOD FOR FORMING CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/057419    International Application No.:    PCT/JP2008/068085
Publication Date: 07.05.2009 International Filing Date: 03.10.2008
IPC:
H05K 3/40 (2006.01), H05K 1/09 (2006.01), H05K 1/11 (2006.01), H05K 3/00 (2006.01), H05K 3/24 (2006.01)
Applicants: C. Uyemura & Co., Ltd. [JP/JP]; 2-6, Dosho-machi 3-chome, Chuo-ku, Osaka-shi, Osaka 5410045 (JP) (For All Designated States Except US).
HASHIMOTO, Shigeo [JP/JP]; (JP) (For US Only).
HOTTA, Teruyuki [JP/JP]; (JP) (For US Only).
ISHIZAKI, Takahiro [JP/JP]; (JP) (For US Only)
Inventors: HASHIMOTO, Shigeo; (JP).
HOTTA, Teruyuki; (JP).
ISHIZAKI, Takahiro; (JP)
Agent: KOIKE, Akira; 11th Floor, Yamato Seimei Bldg., 1-7, Uchisaiwai-cho 1-chome, Chiyoda-ku, Tokyo 1000011 (JP)
Priority Data:
2007-285363 01.11.2007 JP
Title (EN) METHOD FOR FORMING CIRCUIT
(FR) PROCÉDÉ DE FORMATION DE CIRCUIT
(JA) 回路形成方法
Abstract: front page image
(EN)Disclosed is a method for forming a circuit, wherein a circuit pattern making a conductive layer (2L) is formed on an insulating resin (11) making a first insulating layer (1L), an insulating resin (13) making a second insulating layer (3L) is formed on the insulating resin (11) on which the circuit pattern is formed, a trench (14) is formed in the insulating resin (13) for exposing the circuit pattern, and the thus-formed trench (14) is filled with an electroless plating metal (15) by electroless plating.
(FR)La présente invention concerne un procédé de formation de circuit, dans lequel un parcours de circuit définissant une couche conductrice (2L) est formé sur une résine isolante (11) définissant une première couche isolante (1L), une résine isolante (13) définissant une seconde couche isolante (3L) est formée sur la résine isolante (11) sur laquelle est formé le parcours de circuit, une tranchée (14) est formée dans la résine isolante (13) afin d'exposer le parcours de circuit, et la tranchée ainsi formée (14) est remplie d'un métal (15) par placage chimique.
(JA) 本発明は、第1の絶縁層(1L)を構成する絶縁樹脂(11)上に、導電層(2L)を構成する回路パターンを形成し、回路パターンが形成された絶縁樹脂(11)上に、第2の絶縁層(3L)を構成する絶縁樹脂(13)を積層し、積層された絶縁樹脂(13)にトレンチ(14)を形成し、回路パターンを露出させ、形成されたトレンチ(14)に、無電解めっきによって無電解めっき金属(15)を埋め込む。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)