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1. (WO2009056417) METHOD FOR ENABLING MULTIPLE VT DEVICES USING HIGH-K METAL GATE STACKS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2009/056417    International Application No.:    PCT/EP2008/063052
Publication Date: 07.05.2009 International Filing Date: 30.09.2008
IPC:
H01L 27/11 (2006.01), H01L 21/8244 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, New York 10504 (US) (For All Designated States Except US).
FRANK, Martin, Michael [DE/US]; (US) (For US Only).
KUMAR, Arvind [US/US]; (US) (For US Only).
NARAYANAN, Vijay [IN/US]; (US) (For US Only).
PARUCHURI, Vamsi [IN/US]; (US) (For US Only).
SLEIGHT, Jeffrey [US/US]; (US) (For US Only)
Inventors: FRANK, Martin, Michael; (US).
KUMAR, Arvind; (US).
NARAYANAN, Vijay; (US).
PARUCHURI, Vamsi; (US).
SLEIGHT, Jeffrey; (US)
Agent: LING, Christopher, John; IBM United Kingdom Limited, Intellectual Property Law, Hursley Park, Winchester Hampshire SO21 2JN (GB)
Priority Data:
11/927,964 30.10.2007 US
Title (EN) METHOD FOR ENABLING MULTIPLE VT DEVICES USING HIGH-K METAL GATE STACKS
(FR) PROCÉDÉ POUR ACTIVER DES DISPOSITIFS À TENSIONS DE SEUIL MULTIPLES À L'AIDE D'EMPILEMENTS DE GRILLES MÉTALLIQUES À CONSTANTE DIÉLECTRIQUE ÉLEVÉE
Abstract: front page image
(EN)Techniques for combining transistors having different threshold voltage requirements from one another are provided. In one aspect, a semiconductor device comprises a substrate having a first and a second nFET region, and a first and a second pFET region; a logic nFET on the substrate over the first nFET region; a logic pFET on the substrate over the first pFET region; a SRAM nFET on the substrate over the second nFET region; and a SRAM pFET on the substrate over the second pFET region, each comprising a gate stack having a metal layer over a high-K layer. The logic nFET gate stack further comprises a capping layer separating the metal layer from the high-K layer, wherein the capping layer is further configured to shift a threshold voltage of the logic nFET relative to a threshold voltage of one or more of the logic pFET, SRAM nFET and SRAM pFET.
(FR)L'invention concerne des techniques pour combiner des transistors ayant des exigences de tensions de seuil différentes l'un de l'autre. Sous un aspect, un dispositif semi-conducteur comprend un substrat ayant une première et une seconde région de transistor à effet de champ à canal n (nFET), et une première et une seconde région de transistor à effet de champ à canal p (pFET); un nFET logique sur le substrat sur la première région nFET; un pFET logique sur le substrat sur la première région pFET; un nFET de mémoire vive et statique (SRAM) sur le substrat sur la seconde région nFET; et un pFET SRAM sur le substrat sur la seconde région pFET, chacun comprenant un empilement de grilles ayant une couche métallique sur une couche à constante diélectrique élevée. L'empilement de grilles nFET logique comprend en outre une couche de recouvrement séparant la couche métallique de la couche à constante diélectrique élevée, la couche de recouvrement étant en outre configurée pour décaler une tension de seuil du nFET logique par rapport à une tension de seuil d'un ou plusieurs du pFET logique, du nFET SRAM et du pFET SRAM.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)