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1. (WO2009044958) VIA USING ZN OR ZN ALLOYS AND ITS MAKING METHOD, 3D CHIP STACK PACKAGES USING THEREOF
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Pub. No.: WO/2009/044958 International Application No.: PCT/KR2007/006233
Publication Date: 09.04.2009 International Filing Date: 04.12.2007
IPC:
H01L 21/28 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02
Manufacture or treatment of semiconductor devices or of parts thereof
04
the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
18
the devices having semiconductor bodies comprising elements of the fourth group of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
28
Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20-H01L21/268158
Applicants:
YU, Jin [KR/KR]; KR (UsOnly)
JEE, Young-Kun [KR/KR]; KR (UsOnly)
KOREA ADVANCED INSTITUTE OF SCIENCE AND TECHNOLOGY [KR/KR]; Kaist, 373-1 Guseung-dong, Yuseong-ku Daejeon, 305-701, KR (AllExceptUS)
Inventors:
YU, Jin; KR
JEE, Young-Kun; KR
Agent:
HWANG, E-Nam; 6F., KOITA Bldg., 20-17 Yangjae-Dong, Seocho-Ku Seoul 137-888, KR
Priority Data:
10-2007-010050105.10.2007KR
Title (EN) VIA USING ZN OR ZN ALLOYS AND ITS MAKING METHOD, 3D CHIP STACK PACKAGES USING THEREOF
(FR) TROU D'INTERCONNEXION UTILISANT DU ZN OU DES ALLIAGES DE ZN ET PROCÉDÉ DE FABRICATION DE CELUI-CI, BOÎTIERS D'EMPILEMENTS DE PUCES 3D UTILISANT CEUX-CI
Abstract:
(EN) Disclosed are via, a method for formation of via using zinc and zinc alloys, and a process for fabrication of three-dimensional multiple chip stack packages by using the same. In lamination of three-dimensional chips, the chips with reduced defects are rapidly formed by the steps of: punching each of the chips to form a via hole used for a circuit wiring between the chips; depositing a seed layer on an inside of the via hole; forming a plated layer inside the via hole by using Zn and Zn alloys through an electroplating process; removing oxide film from surface of the plated layer; and heat treating the via hole at a temperature of more than melting point of the Zn and Zn alloys. Particularly, the chip having Zn via formed according to the present invention has an advantage of simultaneously overcoming problems in establishment of processing parameters caused by Cu via (e.g., plating mode, current density, influence of additives, pore formation, etc.), problems in successive processes caused by Sn (and other low melting point metals) via (e.g., soldering, chip stack, etc.) and difficulty in mechanical reliability of the process. Additionally, when stacking multiple chips with various functions in the three-dimensional chip stack package, the package can be simply fabricated by controlling contents of constitutional elements in Zn alloy via which has specific thermal properties (such as melting point, thermal expansion coefficient, etc.) suitable for processing temperature of each of the chips.
(FR) L'invention concerne un trou d'interconnexion, un procédé de formation de trou d'interconnexion utilisant du zinc et des alliages de zinc ainsi qu'un procédé utilisant ceux-ci pour fabriquer des boîtiers d'empilements de puces tridimensionnelles. Dans la stratification de puces tridimensionnelles, des puces présentant des défauts réduits sont formées rapidement par la mise en œuvre des étapes consistant à: perforer chacune des puces pour former un trou d'interconnexion destiné à un câblage de circuit entre les puces; déposer une couche germe sur une partie intérieure du trou d'interconnexion; former une couche de plaquée à l'intérieur du trou d'interconnexion à l'aide de Zn et d'alliages de Zn par un procédé de placage électrolytique; éliminer un film d'oxyde de la surface de la couche plaquée; et traiter thermiquement le trou d'interconnexion à une température supérieure au point de fusion du Zn et des alliages de Zn. Les puces comportant un trou de Zn formé selon l'invention présentent en particulier l'avantage de résoudre simultanément des problèmes liés à l'établissement de paramètres de traitement dus au trou d'interconnexion de Cu (p. ex. mode de placage, densité du courant, influence d'additifs, formation de pores, etc.), à des procédés successifs dus à des trous d'interconnexion de Sn (et d'autres métaux à bas point de fusion) (p. ex. brasage, empilement de puces, etc.) ainsi qu'à la fiabilité mécanique du procédé. De plus, lors de l'empilement de multiples puces comportant diverses fonctions dans le boîtier d'empilement de puces tridimensionnelles, le boîtier peut être fabriqué simplement par le réglage de la teneur des éléments constituant le trou d'alliage de Zn, qui présente des propriétés thermiques spécifiques (telles que point de fusion, coefficient d'expansion thermique, etc.) appropriées pour la température de traitement de chacune des puces.
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