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1. WO2009014896 - FAIRNESS IN MEMORY SYSTEMS

Publication Number WO/2009/014896
Publication Date 29.01.2009
International Application No. PCT/US2008/069459
International Filing Date 09.07.2008
IPC
G06F 12/00 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
12Accessing, addressing or allocating within memory systems or architectures
G06F 9/46 2006.01
GPHYSICS
06COMPUTING; CALCULATING OR COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
46Multiprogramming arrangements
CPC
G06F 9/52
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
46Multiprogramming arrangements
52Program synchronisation; Mutual exclusion, e.g. by means of semaphores
Applicants
  • MICROSOFT CORPORATION [US]/[US] (AllExceptUS)
Inventors
  • MOSCIBRODA, Thomas
  • MUTLU, Onur
Priority Data
11/782,71925.07.2007US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) FAIRNESS IN MEMORY SYSTEMS
(FR) EQUITÉ DANS DES SYSTÈMES DE MÉMOIRE
Abstract
(EN)
Architecture for a multi-threaded system that applies fairness to thread memory request scheduling such that access to the shared memory is fair among different threads and applications. A fairness scheduling algorithm provides fair memory access to different threads in multi-core systems, thereby avoiding unfair treatment of individual threads, thread starvation, and performance loss caused by a memory performance hog (MPH) application. The thread slowdown is determined by considering the thread's inherent memory-access characteristics, computed as the ratio of the real latency that the thread experiences and the latency (ideal latency) that the thread would have experienced if it had run as the only thread in the same system. The highest and lowest slowdown values are then used to generate an unfairness parameter which when compared to a threshold value provides a measure of fairness/unfairness currently occurring in the request scheduling process. The architecture provides a balance between fairness and throughput.
(FR)
L'invention concerne une architecture pour un système multi-fil qui applique une équité à une planification de demandes de mémoire de fils de sorte que l'accès à la mémoire partagée soit équitable entre différents fils et applications. Un algorithme de planification d'équité fournit un accès équitable à la mémoire à différents fils dans des systèmes multi-cœurs, évitant ainsi un traitement non équitable de fils individuels, une insuffisance de ressources de fils, et une perte de performance provoqués par une application MPH (Memory Performance Hog). Le ralentissement de fil est déterminé par la prise en considération des caractéristiques d'accès à la mémoire inhérentes au fil, calculées en tant que rapport entre la latence réelle subie par le fil et la latence (latence idéale) que le fil aurait subie s'il s'était exécuté en tant que fil unique dans le même système. Les valeurs de ralentissement la plus élevée et la plus faible sont ensuite utilisées pour générer un paramètre d'iniquité qui, lorsqu'il est comparé à une valeur de seuil, fournit une mesure d'équité/iniquité apparaissant actuellement dans le processus de planification de demandes. L'architecture fournit un équilibre entre équité et efficacité.
Also published as
Latest bibliographic data on file with the International Bureau