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1. WO2009004040 - MEMORY ARRAY AND STORAGE METHOD

Publication Number WO/2009/004040
Publication Date 08.01.2009
International Application No. PCT/EP2008/058532
International Filing Date 02.07.2008
IPC
G11C 16/04 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
04using variable threshold transistors, e.g. FAMOS
CPC
G11C 16/0416
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
04using variable threshold transistors, e.g. FAMOS
0408comprising cells containing floating gate transistors
0416comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
G11C 16/10
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
Applicants
  • AUSTRIAMICROSYSTEMS AG [AT]/[AT] (AllExceptUS)
  • SCHATZBERGER, Gregor [AT]/[AT] (UsOnly)
  • WIESNER, Andreas [AT]/[AT] (UsOnly)
Inventors
  • SCHATZBERGER, Gregor
  • WIESNER, Andreas
Agents
  • EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHAFT MBH
Priority Data
10 2007 030 842.803.07.2007DE
Publication Language German (DE)
Filing Language German (DE)
Designated States
Title
(DE) SPEICHERANORDNUNG UND VERFAHREN ZUM SPEICHERN
(EN) MEMORY ARRAY AND STORAGE METHOD
(FR) SYSTÈME DE MÉMORISATION ET PROCÉDÉ DE MÉMORISATION
Abstract
(DE)
Eine Speicheranordnung umfasst einen ersten Speichertransistor (11) zum nicht-flüchtigen Speichern eines ersten Bits, einen zweiten Speichertransistor (17) zum nicht-flüchtigen Speichern des ersten Bits in invertierter Form und eine Wortleitung (29), die mit einem Steueranschluss (12) des ersten Speichertransistors (11) und mit einem Steueranschluss (18) des zweiten Speichertransistors (17) verbunden ist. Weiter umfasst die Speicheranordnung einen Leseverstärker (23) mit einem ersten Eingang (24), der mit dem ersten Speichertransistor (11) zur Zuführung eines ersten Bitleitungssignals (BL1) gekoppelt ist, einem zweiten Eingang (25), der mit dem zweiten Speichertransistor (17) zur Zuführung eines zweiten Bitleitungssignals (BL2) gekoppelt ist, und einem Ausgang (26) zum Bereitstellen eines Ausgangssignals (SOUT) in Abhängigkeit des ersten Bitleitungssignals (BL1) und des zweiten Bitleitungssignals (BL2).
(EN)
The invention relates to a memory array comprising a first memory transistor (11) for the non-volatile storage of a first bit, a second memory transistor (17) for the non-volatile storage of the first bit in inverted form and a word line (29) that is connected to a control connection (12) of the first memory transistor (11) and to a control connection (18) of the second memory transistor (17). The memory array also comprises a read amplifier (23) with a first input (24), which is coupled to the first memory transistor (11) for supplying a first bit line signal (BL1), a second input (25), which is coupled to the second memory transistor (17) for supplying a second bit line signal (BL2) and an output (26) for the provision of an output signal (SOUT) in accordance with the first bit line signal (BL1) and the second bit line signal (BL2).
(FR)
Un système de mémorisation comprend un premier transistor de mémorisation (11) pour la mémorisation non volatile d'un premier bit, un deuxième transistor de mémorisation (17) pour la mémorisation non volatile du premier bit sous sa forme inversée et une ligne de mot (29), reliée à une borne de commande (12) du premier transistor de mémorisation (11) et à une borne de commande (18) du deuxième transistor de mémorisation (17). Le système de mémorisation comprend également un amplificateur de lecture (23) pourvu d'une première entrée (24), reliée au premier transistor de mémorisation (11) pour permettre l'acheminement d'un premier signal de ligne de bit (BL1), d'une seconde entrée (25), reliée au deuxième transistor de mémorisation (17) pour permettre l'acheminement d'un second signal de ligne de bit (BL2), et d'une sortie (26) pour l'émission d'un signal de sortie (SOUT) en fonction du premier signal de ligne de bit (BLl) et du second signal de ligne de bit (BL2).
Also published as
Latest bibliographic data on file with the International Bureau