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1. (WO2008130878) TECHNIQUES FOR IMPROVED TIMING CONTROL OF MEMORY DEVICES
Latest bibliographic data on file with the International Bureau

Pub. No.: WO/2008/130878 International Application No.: PCT/US2008/060172
Publication Date: 30.10.2008 International Filing Date: 14.04.2008
IPC:
G11C 8/18 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
8
Arrangements for selecting an address in a digital store
18
Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe (RAS) or column address strobe (CAS) signals
Applicants:
RAMBUS INC. [US/US]; 4440 El Camino Real Los Altos, CA 94022, US (AllExceptUS)
WARE, Frederick, A. [US/US]; US (UsOnly)
WERNER, Carl, W. [US/US]; US (UsOnly)
SHAEFFER, Ian, P. [US/US]; US (UsOnly)
Inventors:
WARE, Frederick, A.; US
WERNER, Carl, W.; US
SHAEFFER, Ian, P.; US
Agent:
ANDERSON, Thomas, E.; Intellectual Property Department Hunton & Williams Llp 1900 K Street, N.w., Suite 1200 Washington, DC 20006-1109, US
Priority Data:
60/912,74319.04.2007US
Title (EN) TECHNIQUES FOR IMPROVED TIMING CONTROL OF MEMORY DEVICES
(FR) TECHNIQUES ASSURANT LE CONTRÔLE DE SYNCHRONISATION AMÉLIORÉ DE DISPOSITIFS DE MÉMOIRE
Abstract:
(EN) Techniques for improved timing control of memory devices are disclosed. In one embodiment, the techniques may be realized as a memory controller to communicate with a memory device via a communications link. The memory controller may comprise a memory interface to exchange data with the memory device via a set of N conductors according to at least one clock, the data being encoded such that each M bits of data are represented by at least one symbol and each symbol is associated with a combination of signal levels on a group of n conductors, wherein M < N and n is equal to at least one and at most N. The memory may also comprise clock control logic to receive timing calibration information from the memory device and to output a signal to adjust a phase of the at least one clock based on the timing calibration information.
(FR) L'invention concerne des techniques pour un contrôle de synchronisation amélioré de dispositifs de mémoire. Dans un mode de réalisation, les techniques peuvent être mises en oeuvre au moyen d'un contrôleur de mémoire qui communique avec un dispositif de mémoire par le biais d'une liaison de communication. Le contrôleur de mémoire peut comporter une interface mémoire pour échanger des données avec le dispositif de mémoire par le biais d'un ensemble de N conducteurs en fonction d'au moins une horloge, les données étant codées de sorte que chaque M bits de données soit représenté par au moins un symbole et chaque symbole soit associé à une combinaison de niveaux de signal sur un groupe de n conducteurs, M < N et n étant égal à au moins un et au plus à N. La mémoire peut également comporter une logique de contrôle d'horloge servant à recevoir des informations d'étalonnage de synchronisation du dispositif de mémoire et pour émettre un signal servant à ajuster la phase de l'horloge en fonction des informations d'étalonnage de synchronisation.
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Publication Language: English (EN)
Filing Language: English (EN)