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1. (WO2008103885) PARALLEL ARCHITECTURE FOR MATRIX TRANSPOSITION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2008/103885    International Application No.:    PCT/US2008/054685
Publication Date: 28.08.2008 International Filing Date: 22.02.2008
IPC:
G06F 9/26 (2006.01), G06F 9/34 (2006.01), G06F 12/00 (2006.01)
Applicants: TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999, Dallas, TX 75265-5474 (US) (For All Designated States Except US).
WON, Nara [KR/US]; (US) (For US Only).
HUNG, Ching-Yu [US/US]; (US) (For US Only)
Inventors: WON, Nara; (US).
HUNG, Ching-Yu; (US)
Agent: FRANZ, Warren, L.; Texas Instruments Incorporated, P.O. Box 655474. MS 3999, Dallas, TX 75265-5474 (US)
Priority Data:
11/678,130 23.02.2007 US
Title (EN) PARALLEL ARCHITECTURE FOR MATRIX TRANSPOSITION
(FR) ARCHITECTURE PARALLÈLE POUR TRANSPOSITION DE MATRICE
Abstract: front page image
(EN)An extension to current multiple memory bank (309) video processing architecture is presented. A more powerful memory controller (310, 311) is incorporated, allowing computation of multiple memory addresses at both the input and the output data paths (316) making possible new combinations of reads and writes at the input and output ports. Matrix transposition computations required by the algorithms used in image and video processing are implemented in MAC modules and memory banks. The technique described here can be applied to other parallel processors including future VLIW DSP processors.
(FR)La présente invention concerne une extension d'une architecture de traitement vidéo de bancs de mémoire multiples actuels (309). Un dispositif de commande de mémoire plus puissant (310, 311) est incorporé, permettant le calcul de multiples adresses de mémoire dans les chemins de données d'entrée et de sortie (316), ce qui permet de nouvelles combinaisons de lectures et écritures dans les voies d'entrée et de sortie. Les calculs de transposition de matrice requis par les algorithmes utilisés dans le traitement d'image et vidéo sont implémentés dans des modules MAC et bancs de mémoire. La technique décrite ici peut être appliquée sur d'autres processeurs parallèles qui comprennent des processeurs DSP VLIW futurs.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)