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1. (WO2008103760) MASTER/SLAVE PROCESSOR CONFIGURATION WITH FAULT RECOVERY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2008/103760    International Application No.:    PCT/US2008/054467
Publication Date: 28.08.2008 International Filing Date: 20.02.2008
IPC:
G06F 11/00 (2006.01)
Applicants: AVERY BIOMEDICAL DEVICES, INC. [US/US]; 61 Mall Drive, Commack, NY 11725-5703 (US) (For All Designated States Except US).
MARTINS, Antonio, Garcia [US/US]; (US) (For US Only)
Inventors: MARTINS, Antonio, Garcia; (US)
Agent: THORNE, Gregory; Thorne & Halajian, Llp, 111 West Main Street, Bay Shore, NY 11706 (US)
Priority Data:
60/890,633 20.02.2007 US
Title (EN) MASTER/SLAVE PROCESSOR CONFIGURATION WITH FAULT RECOVERY
(FR) CONFIGURATION DU PROCESSEUR PRINCIPAL/ESCLAVE AVEC REPRISE APRÈS DÉFAILLANCE
Abstract: front page image
(EN)A fault-tolerant processor device including a master processor and a plurality of operationally coupled slave processors. The master processor sends a command to each of the slave processors to initiate operation to each control a different one of a plurality of operations during fault-free operation. The master processor monitors each of the operations to confirm the fault-free operation. In a case wherein fault-free operation is not confirmed, the master processor identifies a faulty one of the slave processors, disables the faulty slave processor and initiates operation of a fault-free one of the slave processors to control the operations of the faulty slave processor in addition to the operations of the fault-free slave processor. If the master processor determines that both of the slave processors are faulty, the master processor may disable both of the slave processors and control each of the operations independent of the faulty slave processors.
(FR)La présente invention concerne un dispositif de processeur à tolérance de panne comprenant un processeur principal et une pluralité de processeurs esclave opérationnellement couplés. Le processeur principal envoie une commande à chacun des processeurs esclaves pour lancer l'opération de commande différente d'une pluralité d'opérations au cours du fonctionnement fiable. Le processeur principal surveille chacune des opérations pour confirmer le fonctionnement fiable. Dans le cas où le fonctionnement fiable n'est pas confirmé, le processeur principal identifie l'un des processeurs esclaves défaillants et lance un processeur fonctionnant de façon fiable parmi les processeurs esclaves afin de commander les opérations du processeur esclave défaillant en plus des opérations du processeur esclave fiables. Si le processeur principal détermine que les deux processeurs esclaves sont défaillants, le processeur principal peut désactiver les deux processeurs esclaves et commander chacune des opérations indépendamment des processeurs esclaves défaillants.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)