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Pub. No.:    WO/2008/103198    International Application No.:    PCT/US2007/083996
Publication Date: 28.08.2008 International Filing Date: 07.11.2007
H01L 21/336 (2006.01)
Applicants: AMERICAN SEMICONDUCTOR, INC. [US/US]; 3100 South Vista Ave., Suite 230, Boise, ID 83705 (US) (For All Designated States Except US).
WILSON, Dale, G. [US/US]; (US).
DEGREGORIO, Kelly, James [US/US]; (US).
PARKE, Stephen, A. [US/US]; (US).
HACKLER, Douglas, R. [US/US]; (US)
Inventors: WILSON, Dale, G.; (US).
DEGREGORIO, Kelly, James; (US).
PARKE, Stephen, A.; (US).
HACKLER, Douglas, R.; (US)
Agent: CATLETT, Charlotte, W.; P.O. Box 17, Allen, TX 75013 (US)
Priority Data:
11/678,026 22.02.2007 US
Abstract: front page image
(EN)Memory cells are constructed from doubie-gated four terminal transistors (30) having independent gate control. DRAM cells may use one, two or three transistors. Single transistor cells are constructed either with or without a bit storage capacitor (10), and both NAND- and NOR-type Non- Volatile NVRAM cells, as wel! as Ferroelectric FeRASV! ceils, are described. For ail cells, top gates (160) provide conventional access while independent bottom gates {120} provide control to optimize memory retention for given speed and power parameters as well as to accommodate hardening against radiation, in a single transistor cell without a capacitor, use of the bottom gate (120) allows packing to a density approaching 2 F2. Using a ferroelectric material as the gate insulator (135) produces a single-transistor FeRAM cell that overcomes the industry-wide Write Disturb problem. The memory cells are compatible with SOS logic circuitry for use as embedded RAM in SOC applications.
(FR)Des cellules de mémoire sont construites à partir de quatre transistors terminaux à double grille (30) ayant une commande de grille indépendante. Des cellules DRAM peuvent utiliser un, deux ou trois transistors. Des cellules de transistor individuelles sont construites avec ou sans un condensateur de stockage binaire (10), et des cellules NVRAM de type NAND et NOR Non- Volatile, ainsi que des cellules FeRAM ferroélectriques, sont décrites. Pour toutes les cellules, des grilles supérieures (160) fournissent un accès traditionnel alors que des grilles inférieures indépendantes {120} fournissent un contrôle pour optimiser la rétention de la mémoire pour des paramètres donnés de vitesse et de puissance et également pour permettre le durcissement contre le rayonnement. Dans une cellule de transistor individuelle sans condensateur, l'utilisation de la grille inférieure (120) permet le regroupement à une densité approchant 2 F2. L'utilisation d'un matériau ferroélectrique comme l'isolateur de grille (135) produit une cellule FeRAM à un seul transistor surmontant le problème d'écriture répandu dans l'industrie. Les cellules de mémoire sont compatibles avec le circuit logique SOS pour une utilisation sous forme de RAM intégrée dans les applications SOC.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)