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1. (WO2008102433) LSI TEST APPARATUS, LSI TEST METHOD, LSI TEST PROGRAM, AND RECORDING MEDIUM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2008/102433    International Application No.:    PCT/JP2007/053059
Publication Date: 28.08.2008 International Filing Date: 20.02.2007
IPC:
G01R 31/28 (2006.01), G06F 11/22 (2006.01), G06F 17/50 (2006.01)
Applicants: FUJITSU MICROELECTRONICS LIMITED [JP/JP]; 7-1, Nishi-Shinjuku 2-chome, Shinjuku-ku, Tokyo 1630722 (JP) (For All Designated States Except US).
YOSHIKAWA, Satoru [JP/JP]; (JP) (For US Only)
Inventors: YOSHIKAWA, Satoru; (JP)
Agent: SAKAI, Akinori; A. SAKAI & ASSOCIATES 20F, Kasumigaseki Building 2-5, Kasumigaseki 3-chome Chiyoda-ku, Tokyo 1006020 (JP)
Priority Data:
Title (EN) LSI TEST APPARATUS, LSI TEST METHOD, LSI TEST PROGRAM, AND RECORDING MEDIUM
(FR) APPAREIL DE TEST LSI, PROCÉDÉ DE TEST LSI, PROGRAMME DE TEST LSI, ET SUPPORT D'ENREGISTREMENT
(JA) LSI試験装置、LSI試験方法、LSI試験プログラムおよび記録媒体
Abstract: front page image
(EN)A test pattern in which only some gated clock buffers are simultaneously activated is generated on the basis of a net list after test generation obtained by inserting a test circuit into a net list before the test synthesization. The simulation of a circuit comprising the net list after the test synthesization is performed by using the test pattern to analyze the amount of a voltage drop on the basis of information on operation rate obtained by the simulation. The activity rate of the gated clock buffers is changed so that the amount of the voltage drop obtained by the analysis is not more than the amount of a voltage drop during system operation for performing a high-speed test of the LSI.
(FR)Le modèle de test selon l'invention, dans lequel seule une partie des tampons d'horloge à déclenchement est simultanément activée, est généré sur la base d'une liste des interconnexions après la génération d'un test obtenue en insérant un circuit de test dans une liste des interconnexions avant la synthétisation du test. La simulation d'un circuit comprenant la liste des interconnexions après la synthétisation du test est réalisée en utilisant le modèle de test pour analyser la quantité d'une baisse de tension sur la base des informations sur le taux de fonctionnement obtenues par la simulation. Le taux d'activité des tampons d'horloge à déclenchement est changé de telle sorte que la quantité de baisse de tension obtenue par l'analyse ne dépasse pas la quantité de la baisse de tension pendant le fonctionnement du système pour réaliser un test à grande vitesse du LSI.
(JA) テスト合成前ネットリストにテスト回路を挿入し、それにより得られたテスト合成後ネットリストに基づいて一部のゲーテッドクロックバッファのみを同時に活性化させるテストパターンを生成する。そのテストパターンを用いてテスト合成後ネットリストからなる回路のシミュレーションを行い、それにより得られた動作率情報に基づいて電圧降下量を解析する。その解析により得られた電圧降下量がシステム動作時の電圧降下量以下になるように、ゲーテッドクロックバッファの活性化率を変更して、LSIの高速試験を行う。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)