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1. (WO2008100751) STRESSED SOI FET HAVING TENSILE AND COMPRESSIVE DEVICE REGIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2008/100751    International Application No.:    PCT/US2008/053152
Publication Date: 21.08.2008 International Filing Date: 06.02.2008
IPC:
H01L 21/00 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US) (For All Designated States Except US).
CHIDAMBARRAO, Dureseti [US/US]; (US) (For US Only).
HENSON, William, K. [US/US]; (US) (For US Only).
LIU, Yaocheng [CN/US]; (US) (For US Only)
Inventors: CHIDAMBARRAO, Dureseti; (US).
HENSON, William, K.; (US).
LIU, Yaocheng; (US)
Agent: SCHNURMANN, Daniel, H.; International Business Machines Corporation, 2070 Route 52 M/d 482, Hopewell Junction, NY 12533 (US)
Priority Data:
11/673,716 12.02.2007 US
Title (EN) STRESSED SOI FET HAVING TENSILE AND COMPRESSIVE DEVICE REGIONS
(FR) TRANSISTOR À EFFET DE CHAMP (FET) À JONCTION SILICIUM SUR ISOLANT (SOI) À CONTRAINTE AYANT DES RÉGIONS DE DISPOSITIF DE TENSION ET DE COMPRESSION
Abstract: front page image
(EN)A method is provided for fabricating a field effect transistor having a channel region in a semiconductor-insulator layer of an SOI substrate Preferably, in such method, a sacrificial stressed layer is formed to overlie a first portion of an active semiconductor region but not overlie second portion active semiconductor region which shares a common boundary with the first portion After forming trenches in the SOI layer, the SOI substrate is heated with the stressed layer thereon sufficiently to cause the stressed layer to relax, thereby causing the stressed layer to apply a first stress to the first portion and to apply a second stress to the second portion For example, when the first stress is tensile, the second stress is compressive, or the first stress can be compressive when the second stress is tensile.
(FR)L'invention concerne un procédé de fabrication d'un transistor à effet de champ ayant une région de canal dans une couche semi-conductrice isolante d'un substrat SOI. De préférence, dans un tel procédé, une couche contrainte sacrificielle est formée pour recouvrir une première partie d'une région semi-conductrice active mais pour ne pas recouvrir une seconde partie de région semi-conductrice active qui partage une limite commune avec la première partie. Après avoir formé des tranchées dans la couche de SOI, le substrat SOI est chauffé avec la couche contrainte sur celui-ci de manière suffisante pour provoquer un relâchement de la couche contrainte, faisant de ce fait que la couche contrainte applique une première contrainte sur la première partie et applique une seconde contrainte sur la seconde partie. Par exemple, lorsque la première contrainte est une contrainte de traction, la seconde contrainte est une contrainte de compression, ou la première contrainte peut être une contrainte de compression et la seconde contrainte une contrainte de traction.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)