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Pub. No.:    WO/2008/099861    International Application No.:    PCT/JP2008/052377
Publication Date: 21.08.2008 International Filing Date: 13.02.2008
G11C 29/56 (2006.01), G01R 31/28 (2006.01)
Applicants: ADVANTEST CORPORATION [JP/JP]; 1-32-1, Asahi-cho, Nerima-ku, Tokyo 1790071 (JP) (For All Designated States Except US).
SAKAI, Kohji [JP/JP]; (JP) (For US Only)
Inventors: SAKAI, Kohji; (JP)
Agent: RYUKA, Akihiro; 5F, Shinjuku Square Tower, 22-1, Nishi-Shinjuku 6-chome, Shinjuku-ku, Tokyo 1631105 (JP)
Priority Data:
2007-036361 16.02.2007 JP
(JA) 試験装置および試験方法
Abstract: front page image
(EN)A testing apparatus is provided with an address generating section, which is arranged to be shared by a plurality of memories to be tested and sequentially generates addresses of test targets in the memories, and a plurality of buffer memories, each of which is arranged for each memory to be tested and stores an address to be separately supplied to the corresponding memory to be tested. For each address generated corresponding to each memory to be tested, block data outputted from the memory corresponding to a read command is compared with an expected value of the block data. When the block data does not accord with the expected value, the addresses generated to read the block data are sequentially stored in the buffer memories arranged by corresponding to the memories to be tested. Then, invalidating data, which includes the addresses stored in the buffer memories as separate addresses, is written in parallel on the memories to be tested.
(FR)L'invention concerne un appareil de test qui comprend une section de génération d'adresse conçue pour être partagée par une pluralité de mémoires à tester et qui génère séquentiellement des adresses de cibles test dans les mémoires, et une pluralité de mémoires tampons, chacune étant conçue pour chaque mémoire à tester et stockant une adresse devant être fournie séparément à la mémoire correspondante à tester. Pour chaque adresse générée correspondant à chaque mémoire à tester, des données de bloc émises par la mémoire correspondant à une instruction de lecture sont comparées à une valeur prévue des données de bloc. Lorsque les données de bloc ne concordent pas avec la valeur prévue, les adresses générées pour lire les données de bloc sont stockées séquentiellement dans les mémoires tampons conçues pour correspondre aux mémoires à tester. Ensuite, des données d'invalidation, qui comprennent les adresses stockées dans les mémoires tampons en tant qu'adresses séparées, sont écrites en parallèle sur les mémoires à tester.
(JA) 試験装置は、複数の被試験メモリに対して共通に設けられ、被試験メモリにおける試験対象のアドレスを順次発生するアドレス発生部と、各被試験メモリに対応して設けられ、それぞれが対応する被試験メモリに個別に供給すべきアドレスを記憶する複数のバッファメモリとを備え、各被試験メモリに対応して、発生させた各アドレスについて、読出コマンドに応じて被試験メモリが出力するブロックデータをその期待値と比較し、期待値との不一致に応じ、当該ブロックデータを読み出すために発生させたアドレスを、被試験メモリに対応して設けられたバッファメモリに順次記憶してゆき、各被試験メモリに対して並列に、バッファメモリに記憶されたアドレスを個別のアドレスとして含む無効化データを書き込む。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)