WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2008096674) NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND ITS REWRITE METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2008/096674    International Application No.:    PCT/JP2008/051654
Publication Date: 14.08.2008 International Filing Date: 01.02.2008
IPC:
G11C 13/00 (2006.01)
Applicants: Sharp Kabushiki Kaisha [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (For All Designated States Except US).
HOSOI, Yasunari [JP/--]; (For US Only)
Inventors: HOSOI, Yasunari;
Agent: MASAKI, Yoshifumi; Yodoyabashi NAO Bldg. 7F, 3-6, Imabashi 4-chome Chuo-ku, Osaka-shi, Osaka 5410042 (JP)
Priority Data:
2007-031168 09.02.2007 JP
Title (EN) NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND ITS REWRITE METHOD
(FR) DISPOSITIF DE STOCKAGE SEMI-CONDUCTEUR NON VOLATILE ET SON PROCÉDÉ DE RÉÉCRITURE
(JA) 不揮発性半導体記憶装置及びその書き換え方法
Abstract: front page image
(EN)A reliable large-scale nonvolatile semiconductor storage device whose structure is designed on the basis of unified phenomenon grasp of a resistance variation phenomenon and whose resistance is stably controlled with high accuracy. The semiconductor storage device comprises a memory cell array (11) composed of memory cells each of which has a variable resistance element whose resistance characteristic is varied when a voltage is applied to both ends of the element and in each of which a different piece of information can be thereby stored when associated according to the resistance characteristic, a load circuit (14) connected to one terminal of each of the variable resistance elements in series, and a voltage generating circuit (17) for applying a voltage to both ends of the series circuit. When the voltage generated by the voltage generating circuit (14) is applied under a transition condition determined by changing one or both of the load resistance characteristic of the load circuit and the condition of the generated voltage, the resistance characteristic is selectively changed to one of at least three different resistance characteristics, and at least ternary information can be stored in the variable resistance element.
(FR)L'invention concerne un dispositif de stockage semi-conducteur non volatile à grande échelle, fiable, dont la structure est conçue sur la base de la compréhension d'un phénomène unifié qui est un phénomène de variation de résistance et dont la résistance est contrôlée de manière stable avec une grande précision. Le dispositif de stockage semi-conducteur comprend un ensemble (11) de cellules mémoire composé de cellules mémoire, chacune ayant un élément à résistance variable dont la caractéristique de résistance est amenée à varier lorsqu'une tension est appliquée aux deux extrémités de l'élément et dans chacune desquelles un élément différent d'informations peut ainsi être stocké lorsqu'il est associé conformément à la caractéristique de résistance, un circuit (14) de charge connecté à une bande de chacun des éléments à résistance variable en série, et un circuit (17) de génération de tension pour appliquer une tension aux deux extrémités du circuit en série. Lorsque la tension générée par le circuit (14) de génération de tension est appliquée dans une condition de transition déterminée par le changement de l'un ou des deux parmi la caractéristique de résistance de charge du circuit de charge et la condition de la tension générée, la caractéristique de résistance est amenée à changer de manière sélective à l'une parmi au moins trois caractéristiques de résistance différentes, et au moins des informations ternaires peuvent être stockées dans l'élément à résistance variable.
(JA) 抵抗変化現象の統一的な現象把握に基づき構造設計された、精度高く安定した抵抗制御ができる信頼性の高い大規模な不揮発性半導体記憶装置を提供する。両端に電圧が印加されることで抵抗特性が遷移し、抵抗特性に応じて異なる情報が関連付けられることで情報の記憶が可能な可変抵抗素子を有するメモリセルを複数備えるメモリセルアレイ11と、可変抵抗素子の一方の端子に直列に接続する負荷回路14と、前記直列回路の両端に電圧を印加する電圧発生回路17とを備える。可変抵抗素子が、負荷回路の負荷抵抗特性又は前記電圧発生回路からの発生電圧条件の何れか一方、又は双方を変更することで設定された遷移条件の下で電圧発生回路14からの発生電圧が印加されると、少なくとも3つの異なる抵抗特性の中から選択される一の抵抗特性に対して選択的に遷移され、少なくとも3値の情報の記憶が可能に構成されている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)