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1. (WO2008095974) A CLOCK CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2008/095974    International Application No.:    PCT/EP2008/051492
Publication Date: 14.08.2008 International Filing Date: 07.02.2008
IPC:
H03K 21/08 (2006.01), H03L 7/18 (2006.01)
Applicants: TEXAS INSTRUMENTS LIMITED [GB/GB]; 800 Pavilion Drive, Northampton Business park, Northampton NN4 7YL (GB) (For All Designated States Except US).
LYTOLLIS, Shaun [GB/GB]; (GB) (For US Only)
Inventors: LYTOLLIS, Shaun; (GB)
Agent: HOLT, Michael; 800 Pavilion Drive, Northampton Business Park, Northampton Northamptonshire NN4 7YL (GB)
Priority Data:
0702590.1 09.02.2007 GB
Title (EN) A CLOCK CIRCUIT
(FR) CIRCUIT D'HORLOGE
Abstract: front page image
(EN)A clock circuit with a plurality of inputs for a plurality of respective clock signals, the clock signals alternating between a first and a second state. At least one divider circuit is arranged to take an input clock signal and provide an output that is in the first state for a first fixed multiple of the duration the clock signal is in the first state, and in the second state for a second fixed multiple of the duration the clock signal is in the second state. A plurality of delay circuits are arranged to take the output of the divider circuit or circuits and provide a set of outputs each delayed by a fixed duration. A selection circuit is arranged to select the outputs of the delay circuits in sequence. The selection circuit is arranged to select the next output in the sequence at or after the time when the selected output changes from the first state to the second state.
(FR)L'invention concerne un circuit d'horloge comprenant une pluralité d'entrées pour une pluralité de signaux d'horloge respectifs, les signaux d'horloge alternant entre premier et second état. Au moins un circuit diviseur est conçu pour accepter un signal d'horloge d'entrée et produire un signal de sortie se trouvant dans le premier état pour un premier multiple fixe correspondant à la période dans laquelle le signal d'horloge se trouve dans le premier état, et dans le second état pour un second multiple fixe correspondant à la période dans laquelle le signal d'horloge se trouve dans le second état. Une pluralité de circuits à retard sont conçus pour accepter le signal de sortie du ou des circuits diviseurs et produire un ensemble de signaux de sortie retardés chacun par un délai fixe. Un circuit de sélection est conçu pour sélectionner les signaux de sortie des circuits à retard en séquence. De plus, le circuit de sélection est conçu pour sélectionner le signal de sortie suivant dans la séquence pendant ou après basculement du signal de sortie sélectionné du premier état au second état.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)