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1. (WO2008094699) A TRANSISTOR WITH EMBEDDED SILICON/GERMANIUM MATERIAL ON A STRAINED SEMICONDUCTOR ON INSULATOR SUBSTRATE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2008/094699    International Application No.:    PCT/US2008/001408
Publication Date: 07.08.2008 International Filing Date: 31.01.2008
IPC:
H01L 21/336 (2006.01), H01L 21/8238 (2006.01), H01L 21/762 (2006.01), H01L 27/12 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, P. O. Box 3453, Sunnyvale, CA 94088-3453 (US) (For All Designated States Except US).
WEI, Andy [US/DE]; (DE) (For US Only).
KAMMLER, Thorsten [DE/DE]; (DE) (For US Only).
BOSCHKE, Roman [DE/DE]; (DE) (For US Only).
HORSTMANN, Manfred [DE/DE]; (DE) (For US Only)
Inventors: WEI, Andy; (DE).
KAMMLER, Thorsten; (DE).
BOSCHKE, Roman; (DE).
HORSTMANN, Manfred; (DE)
Agent: DRAKE, Paul, S.; Advanced Micro Devices, Inc., 5204 East Ben White Boulevard, Mail Stop 562, Austin, TX 78741 (US)
Priority Data:
102007004861.2 31.01.2007 DE
11/843,358 22.08.2007 US
Title (EN) A TRANSISTOR WITH EMBEDDED SILICON/GERMANIUM MATERIAL ON A STRAINED SEMICONDUCTOR ON INSULATOR SUBSTRATE
(FR) TRANSISTOR À MATÉRIAU INCORPORÉ EN SILICIUM/GERMANIUM SUR SEMICONDUCTEUR SOUS CONTRAINTE SUR SUBSTRAT ISOLANT
Abstract: front page image
(EN)By combining a respectively adapted lattice mismatch between a first semiconductor material (4, 104) in a channel region (112) and an embedded second semiconductor material (9, 109) in an source/drain region (110) of a transistor, the strain transfer into the channel region (112) is increased. The lattice mismatch may be adapted by a biaxial strain in the first semiconductor material (4, 104). The lattice mismatch may be adjusted by a biaxial strain in the first semiconductor material (4, 104). In particular, the strain transfer of strain sources including the embedded second semiconductor material (9, 109) as well as a strained overlayer is increased. According to one illustrative embodiment, regions of different biaxial strain may be provided for different transistor types.
(FR)La présente invention permet l'augmentation du transfert de contrainte dans une région de canal (112) en combinant une inégalité des paramètres de maille adaptée respectivement entre un premier matériau semiconducteur (4, 104) dans une région de canal (112) à un second matériau semiconducteur incorporé (9, 109) dans une région de source/drain (110) de transistor. L'inégalité des paramètres de maille peut être adaptée par contrainte bi-axiale dans le premier matériau semiconducteur (4, 104). L'inégalité des paramètres de maille peut être ajustée par contrainte bi-axiale dans le premier matériau semiconducteur (4, 104). On augmente ainsi en particulier le transfert de contrainte de sources de contrainte comprenant le second matériau semiconducteur incorporé (9, 109) en tant que surcouche sous contrainte. Selon un mode de réalisation pris à titre d'exemple, il est possible de fournir des régions à différentes contraintes bi-axiales pour différents types de transistors.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)