WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2008093854) THIN FILM SEMICONDUCTOR DEVICE FABRICATION METHOD AND THIN FILM SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2008/093854    International Application No.:    PCT/JP2008/051696
Publication Date: 07.08.2008 International Filing Date: 28.01.2008
IPC:
H01L 29/786 (2006.01), H01L 21/336 (2006.01), H01L 51/05 (2006.01)
Applicants: SONY CORPORATION [JP/JP]; 1-7-1 Konan, Minato-ku, Tokyo 1080075 (JP) (For All Designated States Except US).
RIKEN [JP/JP]; 2-1, Hirosawa, Wako-shi, Saitama 3510198 (JP) (For All Designated States Except US).
NOMOTO, Kazumasa [JP/JP]; (JP) (For US Only).
HIRAI, Nobukazu [JP/JP]; (JP) (For US Only).
YASUDA, Ryoichi [JP/JP]; (JP) (For US Only).
YAGI, Iwao [JP/JP]; (JP) (For US Only).
MINARI, Takeo [JP/JP]; (JP) (For US Only).
TSUKAGOSHI, Kazuhito [JP/JP]; (JP) (For US Only).
AOYAGI, Yoshinobu [JP/JP]; (JP) (For US Only)
Inventors: NOMOTO, Kazumasa; (JP).
HIRAI, Nobukazu; (JP).
YASUDA, Ryoichi; (JP).
YAGI, Iwao; (JP).
MINARI, Takeo; (JP).
TSUKAGOSHI, Kazuhito; (JP).
AOYAGI, Yoshinobu; (JP)
Agent: TANABE, Shigemoto; Tokiwa Building 5th Floor 6-4, Osaki 3-chome, Shinagawa-ku Tokyo 1410032 (JP)
Priority Data:
2007-017454 29.01.2007 JP
Title (EN) THIN FILM SEMICONDUCTOR DEVICE FABRICATION METHOD AND THIN FILM SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF SEMI-CONDUCTEUR À FILM MINCE ET DISPOSITIF SEMI-CONDUCTEUR À FILM MINCE
(JA) 薄膜半導体装置の製造方法および薄膜半導体装置
Abstract: front page image
(EN)Provided is a method for fabricating a bottom gate/bottom contact type thin film semiconductor device (1) which can maintain the boundary between a gate insulation film and a thin film semiconductor layer in a preferable state without being affected by a source/drain electrode and accordingly, can have a preferable characteristic in spite of the fine structure. A first gate insulation film (7-1) is formed in a state to cover a gate electrode (5) formed on a substrate (3). A pair of source/drain electrode (9) is formed on the first gate insulation film (7-1). After this, a second gate insulation film (7-2) is selectively formed only on thefirst insulation film (7-1) exposed from the source/drain electrode (9). Next, a thin film semiconductor layer (11) is formed in contact with the source/drain electrode (9) so as to continuously cover the source/drain electrode (9), the second gate insulation film (7-2), and the first gate insulation film (7-1).
(FR)L'invention concerne un procédé de fabrication d'un dispositif (1) semi-conducteur à film mince de type grille inférieure/contact inférieur qui peut maintenir la limite entre un film d'isolation de grille et une couche semi-conductrice à film mince dans un état préférable sans être affecté par une électrode de source/drain et en conséquence, peut avoir une caractéristique préférable malgré la structure fine. Un premier film d'isolation de grille (7-1) est formé dans un état pour recouvrir une électrode de grille (5) formée sur un substrat (3). Une paire d'électrodes de source/drain (9) est formée sur le premier film d'isolation de grille (7-1). Après ceci, un second film d'isolation de grille (7-2) est sélectivement formé uniquement sur le premier film d'isolation (7-1) exposé à partir de l'électrode de source/drain (9). Ensuite, une couche semi-conductrice à film mince (11) est formée en contact avec l'électrode de source/drain (9), de façon à recouvrir en continu l'électrode de source/drain (9), le second film d'isolation de grille (7-2) et le premier film d'isolation de grille (7-1).
(JA)本発明は、ソース/ドレイン電極の形成に影響されることなくゲート絶縁膜と薄膜半導体層との界面を良好な状態に維持することが可能で、これにより微細でありながらも特性の良好なボトムゲート・ボトムコンタクト型の薄膜トランジスタ構成の薄膜半導体装置の製造方法を提供する。基板(3)上に形成したゲート電極(5)を覆う状態で第1ゲート絶縁膜(7-1)を成膜し、第1ゲート絶縁膜(7-1)上に一対のソース/ドレイン電極(9)を形成する。その後、ソース/ドレイン電極(9)から露出する第1ゲート絶縁膜(7-2)上のみに第2ゲート絶縁膜(7-2)を選択成膜する。次に、ソース/ドレイン電極(9)に接する状態で、ソース/ドレイン電極(9)上から第2ゲート絶縁膜(7-2)を介して第1ゲート絶縁膜(7-1)上に掛けてを連続的に覆う薄膜半導体層(11)を形成することを特徴とする薄膜半導体装置(1)の製造方法。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MT, NL, NO, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)