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1. WO2007142138 - MRAM USING 2T2MTJ CELL

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[ JA ]
明 細書

磁気ランダムアクセスメモリ及びその動作方法

技術分野

[0001] 本出願は、 2006年 6月 8日に出願された、日本特許出願(出願番号:特願 2006— 159353)に基づくものであり、且つ、当該日本特許出願からの優先権の利益を主張 するものであり、当該日本特許出願の開示の全体は、参照することをもって本出願に 組み込まれる。

[0002] 本発明は、磁気抵抗素子(MTJ : Magnetic Tunnel Junction)を記憶素子とし てメモリセルに用いた磁気ランダムアクセスメモリ(MRAM : Magnetic Random A ccess Memory)に関する。

背景技術

[0003] MRAMのメモリセルに用いられる MTJ素子は、磁化が任意の方向に固定された固 定磁性層と、外部磁場により磁ィ匕が可変である自由磁性層とを含む。これら固定磁 性層と自由磁性層とは、トンネル絶縁膜を挟むように積層されている。 MRAMにお いて、 1ビットの記憶情報は、それら固定磁性層と自由磁性層との相対的な磁ィ匕状態 に割り当てられる。例えば、固定磁性層と自由磁性層の磁ィ匕が同じ向きである場合、 即ち平行状態である場合が「0」と定義される。固定磁性層と自由磁性層の磁ィ匕が互 いに 180度向きが異なる場合、即ち反平行状態である場合が「1」と定義される。そし て、 MTJ抵抗値が上記磁ィ匕状態によって異なることを利用して MRAMの読み出し が実行される。

[0004] MTJ抵抗値を読み出す方法は、 MTJ素子に一定電圧を印加してセンス電流を読 み出す方法が一般的である(電流センス方式)。しかし、「0」記憶時の MTJ抵抗値 Rj 0と「1」記憶時の MTJ抵抗値 Rj 1との差、すなわち MR比はせ!/、ぜ、30%〜50%で あり、読み出し信号は決して大きくない。典型的な MRAMでは、メモリアレイ内に RjO と Rj lの中間の抵抗値を持つ参照セルを配置して読み出し動作を行う。この場合、実 質的な読み出し信号は MR比の 1Z2となる。従って、このように低い MR比は、数 ns レベルの高速な読み出し動作を行うには不十分である。さらに、上記電流センス方式 においては電流電圧変換に時間がかかる、センスアンプ回路が大きくなる等の問題 点がある。

[0005] その対策として、電位で MTJ抵抗値を読み出す MRAMが特開 2004— 220759 号公報(以下、「' 759出願」という。)に開示されている。図 1、図 2は、 ' 759出願に開 示された MRAMの構成の一部を示す図である。図 1は書き込み動作について、図 2 は読み出し動作についてそれぞれ主に示している。ここで、この MRAMは、複数の メモリセル 102、複数の第 1ビット線(ZWBL) 104、複数の第 2ビット線 (WBL) 105、 複数の第 3ビット線 (RBL) 110、複数の第 1ワード線 (WWL) 103a,複数の第 2ヮー ド線 (RWL) 103b,書き込み回路 109、センスアンプ 108を具備する。なお、本明細 書の図面では、 MTJ素子が可変抵抗の記号で示されている。

[0006] 第 1ワード線 103a及び第 2ワード線 103bは、ワード線組を形成し、 X方向に延在す る。第 1ビット線 104、第 2ビット線 105及び第 3ビット線 110は、ビット線組を形成し、 Y方向に延在する。第 1ビット線 104及び第 2ビット線 105は、一端を書き込み回路 1 09に接続されている。第 3ビット線 110は、一端をセンスアンプ 108に接続されている 。複数のメモリセル 102は、行列状に配置されている。複数のメモリセル 102の各々 は、複数のワード線組と複数のビット線組との交点の各々に対応して設けられている 。書き込み回路 109は、書き込み動作時に、アドレス信号に基づいて複数のビット線 組から選択された選択ビット線組にぉ、て、書き込みデータ Dinに対応した向きで、 第 1ビット線 104及び第 2ビット線 105に相補的に書き込み電流 Iy、 Zlyを流す。セン スアンプ 108は、読み出し動作時に、第 3ビット線 110の電位と参照電位 (VddZ2)と を比較し、比較結果を読み出しデータ Qoutとして出力する。

[0007] メモリセル 102は、 MTJ素子 J0、トランジスタ M0、トランジスタ Ml及び MTJ素子 J 1 を備える。 MTJ素子 J0、トランジスタ M0、トランジスタ Ml及び MTJ素子 J 1は、第 1ビ ット線 104と第 2ビット線 105との間に、この順に直列に接続されている。トランジスタ M0とトランジスタ Mlとの中間のノード N1には、第 3ビット線が接続されている。トラン ジスタ M0、 Mlは、第 2ワード線 103bの信号によりオン Zオフが制御される。 MTJ素 子 J0は、第 1ビット線 104と第 1ワード線 103aとが交わる点の近傍に設けられている。 MTJ素子 J1は、第 2ビット線 105と第 1ワード線 103aとが交わる点の近傍に設けられ ている。

[0008] 図 1を参照して、このメモリセル 102では、直列に接続された 2つの MTJ素子 J0、J1 に相補のデータが書き込まれる。すなわち、このメモリセル 102の書き込み動作では 、まず、第 1ワード線 103aに書き込み電流 Ixを流す。さらに、第 1ビット線 104に書き 込み電流 Zlyを、第 2ビット線 105に書き込み電流 Iyを、相補的にそれぞれ流す。こ こで、書き込み電流 Iyと書き込み電流 Zlyとは必ず異なる向きに流れる。これらの書 き込み電流により、 MTJ素子 JO及び MTJ素子 J1に相補のデータが書き込まれる。す なわち、 MTJ素子 JOと MTJ素子 J1には、「0」と「1」、及び、「1」と「0」のいずれか一方 の状態が書き込まれる。

[0009] 図 2を参照して、このメモリセル 102の読み出し動作では、まず、第 2ワード線 103b を活性ィ匕してトランジスタ M0、 Mlをオンの状態にする。次に、第 2ビット線 105に電 源電圧 (Vdd)、第 1ビット線 104に接地電圧 (Gnd)を印加する。これにより、直列接 続される MTJ素子 J0と MTJ素子 J1とに読み出し電流 I Rが流れる。このとき、第 3ビット 線 110〖こは、ノード N1の電圧としてセンス電圧 Vsが出力される。センス電圧 Vsは、 MTJ素子 J0、 J 1の記憶状態により、 VddZ2より高!、電圧と低!ヽ電圧の!/、ずれか一 方となる。例えば、 MTJ素子 J0が「0」(低抵抗状態)、 MTJ素子 J1が「1」(高抵抗状 態)の場合、 Vsく VddZ2となる。一方、 MTJ素子 J0が「1」、 MTJ素子 J1が「0」の場 合、 Vs>VddZ2となる。このメモリセル 102の利点は、相補のデータを記憶する 2つ の MTJ素子を利用して読み出しているので読み出し信号が大きいことである。さらに 、読み出し信号が電圧であるため(電圧センス方式)、信号を増幅するセンスアンプ 回路が従来の DRAMと同様の回路を利用でき、小さい回路で高速に増幅できること である。

[0010] しかし、, 759出願に記載の MRAMセルに限らず、典型的な MRAMセルは、電流 方向が直交する書き込み電流 Ixと書き込み電流 Iyとが作る合成磁場によって、選択 状態のメモリセルにデータを書き込む。従って、書き込み電流 Ix, Iyの電流値が小さ いと書き込みができない。逆に、その電流値が大きいと非選択状態のメモリセルに誤 書き込みをしてしまう。従って、選択的に書き込み動作を行うためには電

流値や電流波形を正確に制御する必要がある。そのため、高速な書き込み動作を行

うことは容易ではない。

[0011] 一方、 MRAMの書き込みマージンを飛躍的に向上させることができるメモリセル(2 Transistor - 1 MTJメモリセル: 2T 1 MTJセル)力特開 2004— 348934号公報( 以下、「' 934出願」という。)に開示されている。図 3、図 4は、 ' 934出願に開示された MRAMの構成の一部を示す図である。図 3は書き込み動作について、図 4は読み 出し動作についてそれぞれ主に示している。ここで、この MRAMは、複数のメモリセ ル 202、複数の第 1ビット線(ZWBL) 204、複数の第 2ビット線 (WBL) 205、複数の 第 3ビット線 (RBL) 210、複数のワード線 (WL) 203、書き込み回路 209、センスアン プ 208を具備する。

[0012] ワード線 203は、 X方向に延在する。第 1ビット線 204、第 2ビット線 205及び第 3ビ ット線 210は、ビット線組を形成し、 Y方向に延在する。第 2ビット線 204及び第 2ビット 線 205は、一端を書き込み回路 209に接続されている。第 3ビット線 210は、一端を センスアンプ 208に接続されている。複数のメモリセル 102は、行列状に配置されて いる。複数のメモリセル 202の各々は、複数のワード線 203と複数のビット線組との交 点の各々に対応して設けられている。書き込み回路 209は、書き込み動作時に、アド レス信号に基づ、て複数のビット線組から選択された選択ビット線組にぉ、て、第 1 ビット線 204—選択セル 202—第 2ビット線 205の経路に、書き込みデータ Dinに対 応した向きで書き込み電流 Iwを流す。ただし、選択セル 202は、複数のメモリセル 20 2のうち、複数のワード線 203から選択された選択ワード線 203と選択ビット線組とで 選択されたメモリセル 202である。センスアンプ 208は、読み出し動作時に、第 3ビット 線 110に流れる読み出し電流 I Rとリファンレンスビット線 RBLRを流れる参照電流とを 比較し、比較結果を読み出しデータ Qoutとして出力する。

[0013] メモリセル 202は、第 1トランジスタ 206と第 2トランジスタ 216と MTJ素子 207とを含 む(2T1MTJ)。第 1トランジスタ 206は、ゲートをワード線 203に、一方の端子を第 1 ビット線 204にそれぞれ接続されている。第 2トランジスタ 216は、ゲートをワード線 20 3に、一方の端子を第 1トランジスタ 206の他方の端子に、他方の端子を第 2ビット線 205にそれぞれ接続されている。すなわち、第 1トランジスタ 206と第 2トランジスタ 21 6とは、第 1ビット線 204と第 2ビット線 205との間で直列接続されている。 MTJ素子 20 7は、一方の端子を第 1トランジスタ 206と第 2トランジスタ 216との接続点に、他方の 端子を第 3ビット線 210にそれぞれ接続されている。

[0014] 図 3を参照して、このメモリセル 202の書き込み動作では、デコーダ(図示されず)が 、複数のワード線 3のうちから選択ワード線 3を選択して活性化し、第 1トランジスタ 20 6及び第 2トランジスタ 216をオン状態とする。そして、書き込み回路 209が、書き込 みデータ Dinに応じて、第 2ビット線 205及び第 1ビット線 204のうち、一方を電源電 圧 (Vdd)に、他方を接地電圧 (Gnd)にする。これにより、第 1トランジスタ 206及び第 2トランジスタ 216と MTJ素子 207との接続点である書き込み配線に、双方向のうち 一方の向きの書き込み電流 Iwが流れ、書き込みが行われる。例えば、図 3では、第 2 ビット線 205を電源電圧に、第 1ビット線 204を接地電圧にすることで、第 2ビット線 20 5から第 1ビット線 204の向きに書き込み電流 Iwが流れる。

[0015] 図 4を参照して、このメモリセル 202の読み出し動作では、ワード線 203を活性化し て第 1トランジスタ 206及び第 2トランジスタ 216をオン状態とする。そして、第 2ビット 線 205と第 1ビット線 204の両方を接地する。これにより、センスアンプ 208から選択 セル 202の MTJ素子 207を介して読み出し電流 Iwが流れる。センスアンプ 208は、 その読み出し電流 Iwと参照電流とを比較し、その比較結果を読み出しデータ Qoutと して出力する。

[0016] このメモリセル 202の利点は、書き込み動作時におけるメモリセル 202の選択性が 飛躍的に向上し、書き込み動作マージンが広いことである。従って、書き込み電流の 電流値を正確に制御することから解放され、書き込み回路が簡単になるだけでなぐ 高速な書き込み動作を行うことも容易となる。

[0017] 特開 2004— 220759号公報に記載の MRAMにおいては、相補のデータが記憶 された 2つの MTJ素子 J0、J1の直列接続端子電圧を読み出すことで高速な読み出し 動作が期待できる。しかし、書き込み方法は従来の MRAMと同様であり、特に書き 込みマージンが狭、ことから書き込み電流 Iwを正確に制御しなければならな!/、。つ まり、書き込み動作の動作速度は改善されない。また、 2つの MTJ素子 J0、 J1に相補 のデータを書き込むには回路的な工夫が必要である。

[0018] 一方、特開 2004— 348934号公報に記載の MRAMにおいては、メモリセル 202

内に設けられたトランジスタ 206、 216によって書き込み電流 Iwを選択状態のメモリ セル 202に流すため、動作マージンが広い特徴がある。よって、書き込み電流 Iwを 正確に制御する必要がなくなり、高速な書き込み動作速度を実現することが可能で ある。しかし、従来の MRAMと同様の読み出し方法を行うため、読み出しの動作マ 一ジン (読み出し信号)は改善されない。つまり、読み出し動作の動作速度は改善さ れない。

[0019] 本出願に関連して、特開 2003— 249072号公報は、直列に接続された複数の M TJ素子が基板と垂直な方向に積み重なれた構造の MRAMを開示して、る。このよう な構造によれば、 MTJ素子を高密度に集積ィ匕することができる。

[0020] また、特開 2005— 236177号公報は、メモリアレイをメモリセルの磁ィ匕困難軸と平 行な軸に関して鏡面対称に配置する技術を開示している。このような配置によれば、 ビット線を流れる書き込み電流の方向と書き込みデータとの対応関係は全てのメモリ アレイについて同一になり、書き込みデータと自由層の磁ィ匕方向との対応関係を全 て同一になる。これにより、書き込みデータと読み出しデータとの一貫性を維持するこ とがでさる。

[0021] 更に、特開 2004— 145952号公報は、主ワード線と副ワード線と主ビット線と副ビ ット線とを備えた MRAMを開示している。この MRAMでは、 MTJ素子を含む MRA Mセル力 副ワード線と副ビット線との交点に配置されている。副ワード線を選択する 選択トランジスタは、 MRAMセルよりも書き込み電流の下流側に設けられ、主ワード 線と副ワード線とは、直接に接続されている。選択トランジスタは、スナックバック現象 を起こすように駆動される。メモリセルへの書き込みは、選択トランジスタの基板電流 によって行われる。このような構成によれば、書き込み電流が選択トランジスタのチヤ ネル電流によって制限されない。当該 MRAMは、基板電流を利用して書き込み電 流を流すため、小さなサイズの選択トランジスタで大きな書き込み電流を流すことが でき、メモリアレイの面積を小さくすることができる。

発明の開示

[0022] 本発明の目的は、書き込みマージンと読み出しマージンの両方を改善し、高速動 作を可能とする MRAM及びその動作方法を提供することである。

[0023] 本発明の一の観点において、磁気ランダムアクセスメモリは、複数の第 1配線及び 複数の第 2配線と、複数の第 3配線及び複数の第 4配線と複数のメモリセルとを具備 する。複数の第 1配線及び複数の第 2配線は、第 1方向へ延在する。複数の第 3配線 及び複数の第 4配線は、第 2方向へ延在する。複数のメモリセルは、複数の第 1配線 と複数の第 3配線との交点の各々に対応して設けられている。複数のメモリセルの各 々は、第 1トランジスタ及び第 2トランジスタと、第 1磁気抵抗素子と、第 2磁気抵抗素 子とを含む。第 1トランジスタ及び第 2トランジスタは、第 1配線と第 2配線との間に直 列に接続され、第 3配線の信号で制御される。第 1磁気抵抗素子は、一端を第 1トラ ンジスタと第 2トランジスタとをつなぐ書き込み配線に、他端を接地に接続されている。 第 2磁気抵抗素子は、一端を書き込み配線に、他端を第 4配線に接続されている。

[0024] 本発明によれば、 MRAMにおいて書き込みマージンと読み出しマージンの両方が 改善され、高速動作が可能となる。

図面の簡単な説明

[0025] [図 1]図 1は、 ' 759出願に開示された MRAMの構成の一部を示す図である。

[図 2]図 2は、, 759出願に開示された MRAMの構成の一部を示す図である。

[図 3]図 3は、, 934出願に開示された MRAMの構成の一部を示す図である。

[図 4]図 4は、, 934出願に開示された MRAMの構成の一部を示す図である。

[図 5]図 5は、本発明の一実施例の MRAMの構成を示す回路ブロック図である。

[図 6]図 6は、図 5のメモリセルのレイアウトの一例を示す平面図である。

[図 7]図 7は、本発明の他の実施例の MRAMの構成を示す回路ブロック図である。

[図 8]図 8は、図 7に示したメモリセルを用いたメモリアレイを示す回路図である。

[図 9]図 9は、図 8のメモリアレイのレイアウトの一例を示す平面図である。

[図 10]図 10は、図 8のメモリアレイのレイアウトの他の一例を示す平面図である。

[図 11]図 11は、図 8のメモリアレイのレイアウトの更に他の一例を示す平面図である。 発明を実施するための最良の形態

[0026] 以下、本発明の MRAM及びその動作方法の実施例に関して説明する。本発明の 一実施例において、磁気ランダムアクセスメモリは、複数の第 1配線及び複数の第 2 配線と、複数の第 3配線及び複数の第 4配線と複数のメモリセルとを具備する。複数 の第 1配線及び複数の第 2配線は、第 1方向へ延在する。複数の第 3配線及び複数 の第 4配線は、第 2方向へ延在する。複数のメモリセルは、複数の第 1配線と複数の 第 3配線との交点の各々に対応して設けられている。複数のメモリセルの各々は、第 1トランジスタ及び第 2トランジスタと、第 1磁気抵抗素子と、第 2磁気抵抗素子とを含 む。第 1トランジスタ及び第 2トランジスタは、第 1配線と第 2配線との間に直列に接続 され、第 3配線の信号で制御される。第 1磁気抵抗素子は、一端を第 1トランジスタと 第 2トランジスタとをつなぐ書き込み配線に、他端を接地に接続されている。第 2磁気 抵抗素子は、一端を書き込み配線に、他端を第 4配線に接続されている。

[0027] 上記の磁気ランダムアクセスメモリは、第 1方向へ延在する複数の第 5配線と、第 2 方向へ延在する複数の第 6配線とを更に具備してもよい。複数のメモリセルの各々は 、書き込み配線と第 5配線との間に接続され、第 6配線の信号で制御される第 3トラン ジスタを含む。

[0028] 上記の磁気ランダムアクセスメモリにおいて、複数のメモリセルのうちの隣り合う 2つ のメモリセルは、書き込み配線が鏡面対称に配置されていることが好ましい。また、隣 り合う 2つのメモリセル力書き込み配線が鏡面対称に配置され、且つ、磁気抵抗素 子層が併進対称に配置されて、ることは一層に好まし、。

[0029] 上記の磁気ランダムアクセスメモリにお、て、複数のメモリセルの各々は、書き込み 配線を流れる書き込み電流により、第 1磁気抵抗素子と第 2磁気抵抗素子とに異なる データが書き込まれることが好まし、。

[0030] 好ましい実施例では、第 1配線と第 1トランジスタとを接続する端子が、複数のメモリ セルのうちの隣り合う 2つのメモリセルにおいて物理的に共有され、且つ、第 2配線と 第 2トランジスタとを接続する端子力隣り合う 2つのメモリセルにおいて物理的に共 有されている。

[0031] 好ましい実施例では、複数のメモリセルのうちの隣り合う 2つのメモリセルのうち一方 のメモリセルにおいて、第 1磁気抵抗素子が第 1配線側に配置され、且つ、第 2磁気 抵抗素子が第 2配線側に配置されており、他方のメモリセルにおいて、第 1磁気抵抗 素子が第 2配線側に配置され、且つ、第 2磁気抵抗素子が第 1配線側に配置されて いる。

[0032] 上記の磁気ランダムアクセスメモリにお、て、書き込み配線は、略 U字型形状を有 することが好ましい。

[0033] 本発明の一実施例では、第 1方向へ延在する複数の第 1配線及び複数の第 2配線 と、第 2方向へ延在する複数の第 3配線及び複数の第 4配線と、複数の第 1配線と複 数の第 3配線との交点の各々に対応して設けられた複数のメモリセルとを具備し、複 数のメモリセルの各々力第 1配線と第 2配線との間に直列に接続され、第 3配線の 信号で制御される第 1トランジスタ及び第 2トランジスタと、一端を第 1トランジスタと第 2トランジスタとをつなぐ書き込み配線に、他端を接地に接続された第 1磁気抵抗素 子と、一端を書き込み配線に、他端を第 4配線に接続された第 2磁気抵抗素子とを含 む磁気ランダムアクセスメモリの動作方法が提供される。当該動作方法は、メモリセル の読み出し動作時に、

(A)第 4配線を接地電位よりも高電位の第 1電位にするステップと、

(B)書き込み配線の電位と第 1電位の 1Z2の基準電位とを比較した比較結果に基 づいて、読み出しデータを出力するステップ

とを具備する。

[0034] 好適な実施例では、

(B)ステップは、

(B1)第 3配線を選択して、第 1トランジスタと第 2トランジスタとをオンにするステップ と、

(B2)第 1配線及び第 2配線の、ずれか一方から書き込み配線の電位を取得する ステップ

とを備える。

[0035] 磁気ランダムアクセスメモリが、第 1方向へ延在する複数の第 5配線と、第 2方向へ 延在する複数の第 6配線とを更に具備し、複数のメモリセルの各々が、書き込み配線 と第 5配線との間に接続され、第 6配線の信号で制御される第 3トランジスタを含む場 合、(B)ステップは、

(B1)第 6配線を選択して、第 3トランジスタをオンにするステップと、

(B2)第 5配線から書き込み配線の電位を取得するステップ

とを備えることが好ましい。

[0036] 以下では、本発明の MRAM及びその動作方法の実施例について、添付図面を参 照してより具体的に説明する。図 5は、本発明の一実施例の MRAMの構成を示す 回路ブロック図である。 MRAM1は、複数のメモリセル 2、複数の第 1ビット線(ZBL) 14、複数の第 2ビット線 (BL) 15、複数のワード線 (WL) 3、複数のプレート線 (PL) 1 1、書き込み回路 9、センスアンプ 8を具備する。

[0037] ワード線 3及びプレート線 11は、ワード線組を形成し、 X方向に延在する。ワード線 3及びプレート線 11は、一端をデコーダ(図示されず)に接続されている。第 1ビット線 14及び第 2ビット線 15は、ビット線組を形成し、 Y方向に延在する。第 1ビット線 14及 び第 2ビット線 15は、一端を書き込み回路 9に接続されている。第 2ビット線 15は、セ ンスアンプ 8にも接続されて!ヽる。

[0038] 複数のメモリセル 2は、行列状に配置されて!、る。複数のメモリセル 2の各々は、複 数のワード線組と複数のビット線組との交点の各々に対応して設けられている。書き 込み回路 9は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選 択された選択ビット線組にぉ、て、第 1ビット線 14—選択セル 2—第 2ビット線 15の経 路に、書き込みデータ Dinに対応した向きで書き込み電流 Iwを流す。ただし、選択セ ル 2は、複数のメモリセル 2のうち、複数のワード線 3から選択された選択ワード線 3と 選択ビット線組とで選択されたメモリセル 2である。センスアンプ 8は、読み出し動作時 に、第 2ビット線 15の電位と参照電位 VddZ2とを比較し、比較結果を読み出しデー タ Qoutとして出力する。

[0039] メモリセル 2は、第 1トランジスタ 6と第 2トランジスタ 16と第 1MTJ素子 7と第 2MTJ素 子 17とを含む。すなわち、メモリセル 2は、 2T2MTJセル(2Transistor— 2MTJメモ リセル)である。第 1トランジスタ 6は、ゲートをワード線 3に、一方の端子を第 1ビット線 14に、他方の端子をノード N1にそれぞれ接続されている。第 2トランジスタ 16は、ゲ ートをワード線 3に、一方の端子をノード N1に、他方の端子を第 2ビット線 15にそれ ぞれ接続されている。すなわち、第 1トランジスタ 6と第 2トランジスタ 16とは、第 1ビット 線 14と第 2ビット線 15との間で直列接続されている。この第 1トランジスタ 6と第 2トラン ジスタ 16とを接続する配線としての書き込み配線 20に電流が流れることで、第 1MTJ

素子 7と第 2MTJ素子 17にデータが書き込まれる。第 1MTJ素子 7は、一方の端子を ノード N1 (第 1トランジスタ 6と第 2トランジスタ 16との間の書き込み配線 20)に、他方 の端子を接地配線にそれぞれ接続されている。第 2MTJ素子 17は、一方の端子をノ ード N1に、他方の端子をプレート線 11にそれぞれ接続されて、る。

[0040] 本メモリセル 2の書き込み動作にっ、て説明する。

まず、デコーダ(図示されず)は、プレート線 11を接地、又は、開放とする。そして、 デコーダが、アドレス信号に基づいて、複数のワード線 3のうちから選択ワード線 3を 選択して活性化する。それにより、選択ワード線 3に接続された第 1トランジスタ 6及び 第 2トランジスタ 16がオン状態となる。一方、書き込み回路 9は、アドレス信号に基づ いて、複数のビット線組のうちから選択ビット線組を選択する。これにより、選択ワード 線 3と選択ビット線組とにより、複数のメモリセル 2から選択セル 2が選択される。そして 、書き込み回路 9は、書き込みデータ Dinに応じて、選択ビット線組の第 2ビット線 15 及び第 1ビット線 14のうち、一方を電源電圧 (Vdd)に、他方を接地電圧 (Gnd)にす る。これにより、選択セル 2において、第 1トランジスタ 6及び第 2トランジスタ 16との間 の書き込み配線 20において、双方向のうち書き込みデータ Dinに応じた一方の向き に書き込み電流 Iwが流れる。これにより、書き込み配線 20の周辺に、書き込み電流 I wによる書き込み用の磁界が発生する。このとき、選択セル 2の第 1MTJ素子 7と第 2 MTJ素子 17は、書き込み配線 20近傍にあるので、書き込み用の磁界により書き込 みデータ Dinを書き込まれる。

[0041] 本メモリセル 2は、書き込み電流 Iwが選択セル 2のみに流れるように回路が工夫さ れている。そのため、選択セル 2の書き込みの動作マージンを広くとることが出来る。 それにより、書き込み回路が簡単になり、さらに高速な書き込み動作を可能とする。

[0042] 本メモリセル 2においては、入力された書き込みデータ Dinに応じて第 1MTJ素子 7 と第 2MTJ素子 17に相補のデータを書き込むため、書き込み配線 20のレイアウトを 以下のように工夫する。図 6は、図 5のメモリセルのレイアウトの一例を示す平面図で ある。図面を見やすくするため、複数の第 1ビット線 14 (ZBL0、 ZBL1、…;)、複数 の第 2ビット線 15 (BL0、 WBL1、…;)、書き込み配線 20 (第 1トランジスタ 6と第 2トラ ンジスタ 16とを接続する配線)、複数のプレート線 11 (PL0、 PL1、 PL2、…;)、接地 配線 (Gnd)、第 IMTJ素子 7、第 2MTJ素子 17のみを描写している。第 1MTJ素子 7 と第 2MTJ素子 17上に示す白抜き矢印の向きは、書き込み電流 Iwにより生成され、 自由磁性層へ印加される磁ィ匕の向きを示す。本図に示すように、この例において、第 1MTJ素子 7及び第 2MTJ素子 17は書き込み配線 20層の直上に積層されている。 2 つの第 1MTJ素子 7及び第 2MTJ素子 17に相補のデータを書き込むため、書き込み 配線 20を略 U字形にレイアウトし、各々の MTJ素子に印加される書き込み電流 Iwか らの磁ィ匕反転磁場が反対の向きになるよう工夫して、る。

[0043] 次に、本メモリセル 2の読み出し動作について説明する。

まず、デコーダ(図示されず)は、複数のプレート線 11から選択プレート線 11を選択 し、選択プレート線 11に電源電圧 (Vdd)を印加する。そして、デコーダが、アドレス 信号に基づいて、複数のワード線 3のうちから選択ワード線 3を選択して活性ィ匕する。 それにより、選択ワード線 3に接続された第 1トランジスタ 6及び第 2トランジスタ 16が オン状態となる。このとき、プレート線 11—第 2MTJ素子 17—第 1MTJ素子 7—接地 の経路に読み出し電流 I Rが流れる。その結果、第 2MTJ素子 17と第 1MTJ素子 7が 接続されたノード N1すなわち書き込み配線 20にセンス電圧 Vsが発生する。ここで、 第 2トランジスタ 16がオン状態であるため、第 2ビット線 5にセンス電圧 Vsが出力され る。センス電圧 Vsは、第 2MTJ素子 17と第 1MTJ素子 7とが記憶するデータによって 、 VddZ2より高い、又は、低い電圧となる。例えば、第 1MTJ素子 7に「0」、第 2MTJ 素子 17に「1」(第 1MTJ素子 7が低抵抗状態、第 2MTJ素子 17が高抵抗状態)が記 憶されている場合、センス電圧 Vsく VddZ2となる。逆に、第 1MTJ素子 7に「1」、第 2MTJ素子 17に「0」(第 1MTJ素子 7が高抵抗状態、第 2MTJ素子 17が低抵抗状態 )が記憶されている場合、センス電圧 Vs>Vdd,2となる。第 2ビット線 5に接続された センスアンプ 8は、センス電圧 Vsと参照電圧 (VddZ2)とを比較して記憶データを読 み出す。ここで、第 2MTJ素子 17と第 1MTJ素子 7の経路のみに読み出し電流 I R力 S 流れるようにするため、センスアンプ 8の入力インピーダンスは高い回路が好ましい。

[0044] このように、本メモリセル 2は、相補のデータを記憶する 2つの MTJ素子(第 2MTJ 素子 17と第 1MTJ素子 7)を利用して読み出し動作を行っているので読み出し信号を 大きくすることが出来る。即ち、読み出しマージンを広く取ることが出来る。さらに、読 み出し信号が電圧であるため(電圧センス方式)、信号を増幅するセンスアンプを小 さくでき、高速な読み出し動作を行うことが可能となる。

[0045] 以上説明したように、本発明によるメモリセル及びそれを用いた MRAMでは、書き 込みマージンと読み出しマージンの両方を改善し、動作速度を高速にすることが可 能となる。

[0046] 図 7は、本発明の他の実施例の MRAMの構成を示す回路ブロック図である。 MR AMlaは、複数のメモリセル 2、複数の第 1ビット線 (ZWBL) 4、複数の第 2ビット線( WBL) 5、複数の第 3ビット線 (RBL) 10、複数の第 1ワード線 (WWL) 3、複数の第 2 ワード線 (RWL) 12、複数のプレート線(PL) 11、書き込み回路 9、センスアンプ 8を 具備する。

[0047] 本実施例では、読み出しのための第 3トランジスタ 26をさらに備え、書き込み用のビ ット線 (第 1ビット線 4、第 2ビット線 5)と読み出し用のビット線 (第 3ビット線 10)とを分 離している点が、図 1の実施例と異なる。これにより、本実施例のメモリセル 2は、 3T2 MTJセル(3Transistor— 2MTJメモリセル)となる。すなわち、本実施例の MRAM の構成は以下のようになる。

[0048] 第 1ワード線 3、第 2ワード線 12及びプレート線 11は、ワード線組を形成し、 X方向 に延在する。第 1ワード線 3、第 2ワード線 12及びプレート線 11は、一端をデコーダ ( 図示されず)に接続されている。第 1ビット線 4、第 2ビット線 5及び複数の第 3ビット線 10は、ビット線組を形成し、 Y方向に延在する。第 1ビット線 4及び第 2ビット線 5は、 一端を書き込み回路 9に接続されている。複数の第 3ビット線 10は、センスアンプ 8に 接続されている。

[0049] 複数のメモリセル 2は、行列状に配置されて!、る。複数のメモリセル 2の各々は、複 数のワード線組と複数のビット線組との交点の各々に対応して設けられている。書き 込み回路 9は、書き込み動作時に、アドレス信号に基づいて複数のビット線組から選 択された選択ビット線組において、第 1ビット線 4—選択セル 2—第 2ビット線 5の経路 に、書き込みデータ Dinに対応した向きで書き込み電流 Iwを流す。ただし、選択セル 2は、複数のメモリセル 2のうち、複数のワード線組から選択された選択ワード線組と 選択ビット線組とで選択されたメモリセル 2である。センスアンプ 8は、読み出し動作時

に、複数の第 3ビット線 10から選択された選択第 3ビット線 10の電位と参照電位 Vdd Z2とを比較し、比較結果を読み出しデータ Qoutとして出力する。

[0050] メモリセル 2は、第 1トランジスタ 6と第 2トランジスタ 16と第 3トランジスタ 26と第 1MT J素子 7と第 2MTJ素子 17とを含む。第 1トランジスタ 6は、ゲートを第 1ワード線 3に、 一方の端子を第 1ビット線 4に、他方の端子をノード N1にそれぞれ接続されている。 第 2トランジスタ 16は、ゲートを第 1ワード線 3に、一方の端子をノード N1に、他方の 端子を第 2ビット線 5にそれぞれ接続されている。すなわち、第 1トランジスタ 6と第 2ト ランジスタ 16とは、第 1ビット線 4と第 2ビット線 5との間で直列接続されている。この第 1トランジスタ 6と第 2トランジスタ 16とを接続する配線としての書き込み配線 20に電流 が流れることで、第 1MTJ素子 7と第 2MTJ素子 17にデータが書き込まれる。第 3トラ ンジスタ 26は、ゲートを第 2ワード線 12に、一方の端子を第 3ビット線 10に、他方の 端子をノード N1にそれぞれ接続されている。第 1MTJ素子 7は、一方の端子をノード N1 (第 1トランジスタ 6と第 2トランジスタ 16との間の書き込み配線 20)に、他方の端子 を接地配線にそれぞれ接続されている。第 2MTJ素子 17は、一方の端子をノード N1 に、他方の端子をプレート線 11にそれぞれ接続されて、る。

[0051] このメモリセル 2 (3T2MTJセル)は、第 3ビット線 10の負荷容量が低減できるため、 図 5のメモリセルよりもより高速に読み出し動作を行うことができる。さらに、読み出し 動作時に、第 1トランジスタ 6と第 2トランジスタ 16をオフ状態にできるので、センスアン プ 8の回路構成の自由度を上げることが出来る。さらに、異なるアドレスのメモリセル 2 であれば、書き込み動作と読み出し動作を同時に行うことができる利点もある。

[0052] 本メモリセル 2の書き込み動作にっ、て説明する。

まず、デコーダ(図示されず)は、プレート線 11及び第 2ワード線 12を接地、又は、 開放とする。これにより、第 3トランジスタ 26はオフ状態である。そして、デコーダが、 アドレス信号に基づいて、複数の第 1ワード線 3のうちから選択第 1ワード線 3を選択 して活性化する。それにより、選択第 1ワード線 3に接続された第 1トランジスタ 6及び 第 2トランジスタ 16がオン状態となる。一方、書き込み回路 9は、アドレス信号に基づ いて、複数のビット線組のうちから選択ビット線組を選択する。これにより、選択第 1ヮ ード線 3と選択ビット線組とにより、複数のメモリセル 2から選択セル 2が選択される。そ

して、書き込み回路 9は、書き込みデータ Dinに応じて、選択ビット線組の第 2ビット線 15及び第 1ビット線 14のうち、一方を電源電圧 (Vdd)に、他方を接地電圧 (Gnd)に する。これにより、選択セル 2において、第 1トランジスタ 6及び第 2トランジスタ 16との 間の書き込み配線 20において、双方向のうち書き込みデータ Dinに応じた一方の向 きに書き込み電流 Iwが流れる。これにより、書き込み配線 20の周辺に、書き込み電 流 Iwによる書き込み用の磁界が発生する。このとき、選択セル 2の第 1MTJ素子 7と 第 2MTJ素子 17は、書き込み配線 20近傍にあるので、書き込み用の磁界により書き 込みデータ Dinを書き込まれる。

[0053] 本メモリセル 2は、書き込み電流 Iwが選択セル 2のみに流れるように回路が工夫さ れている。そのため、選択セル 2の書き込みの動作マージンを広くとることが出来る。 それにより、書き込み回路が簡単になり、さらに高速な書き込み動作を可能とする。

[0054] 次に、本メモリセル 2の読み出し動作について説明する。

まず、デコーダ(図示されず)は、複数の第 2ワード線 12から選択第 2ワード線 12を 選択して活性化する。これにより、第 3トランジスタ 26がオン状態になる。また、デコー ダは、複数のプレート線 11から選択プレート線 11を選択し、選択プレート線 11に電 源電圧 (Vdd)を印加する。ここで、選択第 1ワード線 3は選択されないので、第 1トラ ンジスタ 6及び第 2トランジスタ 16は共にオフ状態である。このとき、プレート線 11— 第 2MTJ素子 17—第 1MTJ素子 7—接地の経路に読み出し電流 I Rが流れる。その 結果、第 2MTJ素子 17と第 1MTJ素子 7が接続されたノード N1すなわち書き込み配 線 20にセンス電圧 Vsが発生する。ここで、第 3トランジスタ 26がオン状態であるため 、第 3ビット線 10にセンス電圧 Vsが出力される。センス電圧 Vsは、上述のように第 2 MTJ素子 17と第 1MTJ素子 7とが記憶するデータによって、 VddZ2より高い、又は、 低い電圧となる。第 3ビット線 10に接続されたセンスアンプ 8は、センス電圧 Vsと参照 電圧 (VddZ2)とを比較して記憶データを読み出す。ここで、第 2MTJ素子 17と第 1 MTJ素子 7の経路のみに読み出し電流 I Rが流れるようにするため、センスアンプ 8の 入力インピーダンスは高、回路が好まし、。

[0055] このように、本メモリセル 2は、相補のデータを記憶する 2つの MTJ素子(第 2MTJ 素子 17と第 1MTJ素子 7)を利用して読み出し動作を行っているので読み出し信号を

大きくすることが出来る。即ち、読み出しマージンを広く取ることが出来る。さらに、読 み出し信号が電圧であるため(電圧センス方式)、信号を増幅するセンスアンプを小 さくでき、高速な読み出し動作を行うことが可能となる。

[0056] 図 8は、図 7に示したメモリセルを用いたメモリアレイを示す回路図である。図 8は、 図面を見やすくするため、複数の第 1ビット線 4 (ZWBL0、 ZWBL1、…;)、複数の 第 2ビット線 5 (WBLO、 WBL1, ···)、複数の第 3ビット線 10 (RBLO、 RBL1,一)、書 き込み配線 20 (第 1トランジスタ 6と第 2トランジスタ 16とを接続する配線)、複数の第 1 ワード線 3 (WWLO、 WWL1、 WWL2、…;)、複数の第 2ワード線 12 (RWL0、 RWL 1、 RWL2、 ···)、複数のプレート線 l l (PLO、 PL1、 PL2、 ···)、接地配線(Gnd)、第 1MTJ素子 7、第 2MTJ素子 17のみを描写している。

[0057] 図 9は、図 8のメモリアレイのレイアウトの一例を示す平面図である。図 9は、図面を 見やすくするため、複数の第 1ビット線 4 (ZWBL0、 ZWBL1、…;)、複数の第 2ビッ ト線 5 (WBLO、 WBL1、 ···)、複数の第 3ビット線 10 (RBLO、 RBL1、…;)、書き込み 配線 20 (第 1トランジスタ 6と第 2トランジスタ 16とを接続する配線)、複数のプレート線 l l (PLO、 PL1、 PL2、…;)、接地配線(Gnd)、第 1MTJ素子 7、第 2MTJ素子 17の みを描写している。第 1MTJ素子 7と第 2MTJ素子 17上に示す白抜き矢印の向きは 、書き込み電流 Iwにより生成され、自由磁性層へ印加される磁ィ匕の向きを示す。この 例において、第 1MTJ素子 7及び第 2MTJ素子 17は書き込み配線 20層の直上に積 層されている。 2つの第 1MTJ素子 7及び第 2MTJ素子 17に相補のデータを書き込 むため、書き込み配線 20を略 U字形にレイアウトし、各々の MTJ素子に印加される 書き込み電流 Iwからの磁化反転磁場が反対の向きになるよう工夫してヽる。

[0058] 図 6及び図 9のレイアウトは、メモリセル 2の面積を小さくするため、符号 31、 32で示 す共有箇所のように、 Y方向で物理的に隣り合うメモリセル間でトランジスタの拡散層 やビア層を共有してレイアウトを行っている。このため、隣接するメモリセル 2— MCO とメモリセル 2— MC1とは鏡面対称性を持つ。ここで、メモリセル 2— MCOは偶の Xァ ドレス、メモリセル 2— MC1は奇の Xアドレスに対応するとする。このとき、偶の Xァドレ スのメモリセル 2と奇の Xアドレスのメモリセル 2との間で、反転磁場の不一致が生じる 。例えば、第 2ビット線 5から第 1ビット線 4の向きに書き込み電流 Iwが流れる場合、メ

モリセル 2— MCOの第 1MTJ素子 7には右向きに、第 2MTJ素子 17には左向きに反 転磁場が加わる。一方、メモリセル 2— MC1の第 1MTJ素子 7には左向きに、第 2M TJ素子 17には右向きに反転磁場が加わる。

[0059] このミスマッチを防ぐため、一つの解決方法は、偶奇の Xアドレスによって書き込み 電流 Iwの向きを変えることが考えられる。ただし、デコーダや書き込み回路等の周辺 回路が相対的に複雑になり、動作速度の低下や回路面積のオーバヘッドが生じる可 能性がある。また、他の解決方法は、第 1MTJ素子 7と第 2MTJ素子 17とで固定磁性 層の磁ィ匕の向きを 180° 変えることが考えられる。ただし、これは MTJ素子の製造上 、非常に困難であると考えられる。また、隣接するメモリセル 2を併進配置すれば上記 の問題は生じない。しかし、セル面積が増加するというオーバヘッドが生じることが考 えられる。

[0060] 図 10は、図 8のメモリアレイのレイアウトにおける他の一例を示す平面図である。図 10についても、図面を見やすくするため、複数の第 1ビット線 4 (ZWBL0、 /WBL1 、 ···)、複数の第 2ビット線 5 (WBLO、 WBL1、 ···)、複数の第 3ビット線 10 (RBLO、 R BL1、…;)、書き込み配線 20 (第 1トランジスタ 6と第 2トランジスタ 16とを接続する配 線)、複数のプレート線 l l (PLO、 PL1、 PL2、…;)、接地配線 (Gnd)、第 1MTJ素子 7、第 2MTJ素子 17のみを描写している。第 1MTJ素子 7と第 2MTJ素子 17上に示 す白抜き矢印の向きは、書き込み電流 Iwにより生成され、自由磁性層へ印加される 磁化の向きを示す。

[0061] メモリセル 2の面積を小さくするため、符号 31、 32で示す共有箇所のように、 Y方向 で物理的に隣り合うメモリセル間でトランジスタの拡散層やビア層を共有できるよう鏡 面配置を行っている。このレイアウトによると、メモリセル 2— MCOとメモリセル 2— MC 1との間で書き込みデータ Dinの不一致を防ぐために、各 MTJ素子のレイアウトをェ 夫している。例えば、偶の Xアドレスに対応するメモリセル 2— MCOは、第 2ビット線 5 側に第 2MTJ素子 17を配置しプレート線 11と接続され、且つ、第 1ビット線 4側に第 1 MTJ素子 7を配置し接地線 (Gnd)と接続されている。これに対し、奇のアドレスに対 応するメモリセル 2— MC1は、第 2ビット線 5側に第 1MTJ素子 7を配置し接地線 (Gn d)と接続され、且つ、第 1ビット線 4側に第 2MTJ素子 17を配置してプレート線 11と

接続されている。本レイアウト方法によれば、書き込み電流 Iwが第 2ビット線 5から第 1 ビット線 4に流れる場合、偶奇の Xアドレスによらず、第 1MTJ素子 7は紙面(図面)に 対し右側に反転磁場が加わり、第 2MTJ素子 17は紙面(図面)に対し左側に反転磁 場が加わる。従って、偶奇の Xアドレス間の書き込みデータ Dinの不一致は生じない 。すなわち、図 10のレイアウトは、図 9のレイアウトに比較して、より好ましい。

[0062] 図 11は、図 8のメモリアレイのレイアウトにおける更に他の一例を示す平面図である 。図 11についても、図面を見やすくするため、複数の第 1ビット線 4 (ZWBL0、 /W BL1、 ···)、複数の第 2ビット線 5 (WBL0、 WBL1、 ···)、複数の第 3ビット線 10 (RBL 0、 RBL1、…;)、書き込み配線 20 (第 1トランジスタ 6と第 2トランジスタ 16とを接続す る配線)、複数のプレート線 11 (PL0、 PL1、 PL2、 ···)、接地配線 (Gnd)、第 IMTJ 素子 7、第 2MTJ素子 17のみを描写している。第 1MTJ素子 7と第 2MTJ素子 17上 に示す白抜き矢印の向きは、書き込み電流 Iwにより生成され、自由磁性層へ印加さ れる磁化の向きを示す。

[0063] メモリセル 2の面積を小さくするため、符号 31、 32で示す共有箇所のように、 Y方向 で物理的に隣り合うメモリセル間だけでなぐ X方向で物理的に隣り合うメモリセル間 においても鏡面配置を行っている。このレイアウトによると、図 10のレイアウトと同様に 、偶奇の Xアドレス間で書き込みデータ Dinの不一致を防ぐために、各 MTJ素子のレ ィアウトを工夫している。例えば、メモリセル 2— MC0とメモリセル 2— MC2は、第 2ビ ット線 5側に第 2MTJ素子 17を配置しプレート線 11と接続され、且つ、第 1ビット線 4 側に第 1MTJ素子 7を配置し接地線 (Gnd)と接続されている。これに対し、メモリセル 2— MC 1とメモリセル 2— MC3は、第 2ビット線 5側に第 1MTJ素子 7を配置し接地線 (Gnd)と接続され、且つ、第 1ビット線 4側に第 2MTJ素子 17を配置してプレート線 1 1と接続されている。本レイアウト方法によれば、書き込み電流 Iwが第 2ビット線 5から 第 1ビット線 4に流れる場合、全てのメモリセル 2において、第 1MTJ素子 7は紙面(図 面)に対し右側に反転磁場が加わり、第 2MTJ素子 17は紙面(図面)に対し左側に 反転磁場が加わる。従って、偶奇の Xアドレス間、及び、偶奇の Yアドレス間の書き込 みデータの不一致は生じない。すなわち、図 11のレイアウトは、図 10のレイアウトに 比較して、より好ましい。

[0064] 以上説明したように、本実施例の構成によれば、書き込み特性と読み出し特性の両 方を改善することができ、サイクル時間が数 ns程度の高速動作をさせることが可能と なる。

[0065] また、隣接するメモリセル間において、 MTJ素子を除くレイアウトが鏡面対称性を有 して配置し、 MTJ素子のレイアウトは併進対称性を有して配置される。さらに、第 1M TJ素子 7と第 2MTJ素子 17の配置が上記メモリセル間で入れ替わつていることも特 徴の一つでる。また、本発明は上記実施例に制限されず、例えば、隣接する左右の メモリセル間において、 MTJ素子を除くレイアウトが鏡面対称性を有して配置され、 M TJ素子のレイアウトは併進対称性を有して配置されても良い。

[0066] 上記の図 9〜図 11に示すレイアウトは、図 1の実施例の MRAMにおいても同様に 用いることが出来る。その場合も、上記に示した効果と同様の効果を得ることが出来 る。

[0067] 以上説明したように、本発明によるメモリセルによれば、書き込みマージンと読み出 しマージンの両方が改善され、高速動作が可能となる。また、本発明によるメモリセル のレイアウト方法によれば、セル面積を増加させることなぐさらに、メモリアレイ周辺 の回路に変更をカ卩えることなぐ隣接メモリセル間においてデータの整合をとることが できる。

[0068] 本発明は上記実施例に限定されず、本発明の技術思想の範囲内において、各実 施例は適宜変更され得ることは明らかである。