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1. (WO2007097925) METHOD FOR REDUCING INSERTION LOSS AND PROVIDING POWER DOWN PROTECTION FOR MOSFET SWITCHES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/097925    International Application No.:    PCT/US2007/003429
Publication Date: 30.08.2007 International Filing Date: 08.02.2007
IPC:
H03K 17/06 (2006.01), H03K 17/16 (2006.01), H03K 17/687 (2006.01)
Applicants: FAIRCHILD SEMICONDUCTOR CORPORATION [US/US]; 81 Running Hill Road, South Portland, ME 04106 (US) (For All Designated States Except US).
MISKE, Myron, J. [US/US]; (US) (For US Only).
STULZ, Julie [US/US]; (US) (For US Only)
Inventors: MISKE, Myron, J.; (US).
STULZ, Julie; (US)
Agent: PAUL, Edwin, H.; Cesari And Mckenna, LLP, 88 Black Falcon Avenue, Boston, MA 02210 (US)
Priority Data:
60/774,753 17.02.2006 US
Title (EN) METHOD FOR REDUCING INSERTION LOSS AND PROVIDING POWER DOWN PROTECTION FOR MOSFET SWITCHES
(FR) PROCÉDÉ DE RÉDUCTION DE PERTE D'INSERTION ET DE FOURNITURE D'UNE PROTECTION CONTRE LES MISES HORS TENSION À DES COMMUTATEURS À TRANSISTORS MOSFET
Abstract: front page image
(EN)An FET switch comprising a single or parallel opposite polarity FETS is illustrated with wells that are driven from internal power rails. The internal power rails are logically coupled by other driving FET switches to, in one case, the higher of a positive power supply or signal level wherein the well of the PMOS FET switch will not allow the drain/source -to well diode to be forward biased. In a second case, a second power rail is logically coupled to the lower of either and input signal or ground, wherein the well of the NMOS FET will not allow the drain/source to well diode to be forward biased.
(FR)L'invention concerne un commutateur à transistor FET, comprenant un seul transistor FET ou plusieurs transistors FET de polarités opposées en parallèle, qui est illustré avec des puits qui sont pilotés à partir de pôles internes d'alimentation. Les pôles internes d'alimentation sont couplés logiquement par d'autres commutateurs à transistors FET de pilotage, dans un cas, à la valeur la plus élevée d'une alimentation positive ou d'un niveau de signal, le puits du commutateur à transistors PMOS FET ne permettant pas de polariser en direct la diode drain/source - puits. Dans un second cas, un second pôle d'alimentation est couplé logiquement à la valeur la plus petite entre un signal d'entrée et la masse, le puits du transistor NMOS FET ne permettant pas de polariser en direct la diode drain/source - puits.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)