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1. (WO2007094873) BACK-GATED SEMICONDUCTOR DEVICE WITH A STORAGE LAYER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/094873    International Application No.:    PCT/US2006/060639
Publication Date: 23.08.2007 International Filing Date: 08.11.2006
IPC:
H01L 21/30 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR INC. [US/US]; 6501 William Cannon Drive West, Austin, Texas 78735 (US) (For All Designated States Except US).
SWIFT, Craig T. [US/US]; (US) (For US Only).
CHINDALORE, Gowrishankar L. [US/US]; (US) (For US Only).
DAO, Thuy B. [US/US]; (US) (For US Only).
SADD, Michael A. [US/US]; (US) (For US Only)
Inventors: SWIFT, Craig T.; (US).
CHINDALORE, Gowrishankar L.; (US).
DAO, Thuy B.; (US).
SADD, Michael A.; (US)
Agent: KING, Robert L.; 7700 W. Parmer Lane, MD: PL02, Austin, TX 78729 (US)
Priority Data:
11/300,077 14.12.2005 US
Title (EN) BACK-GATED SEMICONDUCTOR DEVICE WITH A STORAGE LAYER
(FR) DISPOSITIF SEMI-CONDUCTEUR À GÂCHETTE ARRIÈRE MUNI D'UNE COUCHE ACCUMULATRICE ET SON PROCÉDÉ DE FABRICATION
Abstract: front page image
(EN)Providing a first wafer (103) and a second wafer (101) having a first side and a second side, the second wafer (101) including a semiconductor substrate (105), a storage layer (107), and a layer of gate material (105) The storage layer (107) may be located between the semiconductor structure (105) and the layer of the gate material (105) and the storage layer (107) may be located closer to the first side of the second wafer (101) than the semiconductor structure (105) The method further includes bonding the first side of the second wafer (101) to the first wafer (103), removing a first portion of the semiconductor structure (105) to leave a layer of the semiconductor structure (105) after the bonding, and forming a transistor having a channel region (203), wherein at least a portion of the channel region (203) is formed from the layer of the semiconductor structure.
(FR)Le procédé selon l'invention de fabrication d'un dispositif semi-conducteur consiste à disposer une première plaquette (103) et à disposer une seconde plaquette (101) comportant un premier côté et un second côté, la seconde plaquette (101) comprenant un substrat semi-conducteur (105), une couche accumulatrice (107) et une couche de matériau de gâchette (105). La couche accumulatrice (107) peut être située entre la structure semi-conductrice (105) et la couche de matériau de gâchette (105) et la couche accumulatrice (107) peut être située plus près du premier côté de la première plaquette (101) que la structure semi-conductrice (105). Le procédé consiste ensuite à fixer le premier côté de la seconde plaquette (101) à la première plaquette (103). Le procédé consiste ensuite à retirer une première partie de la structure semi-conductrice (105) pour laisser une couche de la structure semi-conductrice (105) après la liaison. Le procédé consiste ensuite à constituer un transistor comportant une zone de canal (203), au moins une partie de la zone de canal (203) étant constituée de la couche de la structure semi-conductrice.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)