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1. (WO2007094425) LIGHT AMPLIFYING APPARATUS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/094425    International Application No.:    PCT/JP2007/052764
Publication Date: 23.08.2007 International Filing Date: 15.02.2007
IPC:
H01S 3/10 (2006.01), H01S 3/06 (2006.01), H04B 10/07 (2013.01), H04B 10/29 (2013.01), H04B 10/293 (2013.01)
Applicants: THE FURUKAWA ELECTRIC CO., LTD. [JP/JP]; 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008322 (JP) (For All Designated States Except US).
OKANIWA, Takeo [JP/JP]; (JP) (For US Only).
WU, Jie [JP/JP]; (JP) (For US Only).
KAGI, Nobuyuki [JP/JP]; (JP) (For US Only).
YOSHIKAWA, Toru [JP/JP]; (JP) (For US Only)
Inventors: OKANIWA, Takeo; (JP).
WU, Jie; (JP).
KAGI, Nobuyuki; (JP).
YOSHIKAWA, Toru; (JP)
Agent: MATSUSHITA, Makoto; Apuri Shinyokohama Building 5F., 2-5-19, Shinyokohama, Kohoku-ku, Yokohama-shi Kanagawa 2220033 (JP)
Priority Data:
2006-041146 17.02.2006 JP
Title (EN) LIGHT AMPLIFYING APPARATUS
(FR) AMPLIFICATEUR DE LUMIÈRE
(JA) 光増幅装置
Abstract: front page image
(EN)There are included a CPU (11) that processes various signals; circuits (17,18) that control a plurality of devices (4,9) required for controlling a light amplification; a first storing part (14) that stores a program supplied by a user; a gate array (12) that stores various parameters to be used for controlling the devices (4,9) and can be updated based on the program stored in the first storing part (14) and sent via the CPU (11); a latch control means (13) that is disposed between the gate array (12) and each of the circuits (17,18), blocks a signal path from the gate array (12) to each of the circuits (17,18) during a time period from a reception of an update action start signal from the CPU (11) till a completion of the update and controls, based on the parameters stored in the gate array (12) before that block, the circuits (17,18); and a second storing part (16) that stores the various parameters, which were stored in the gate array (12) before the update, at least during the time period from the start of the update till the completion thereof.
(FR)L'invention porte sur une unité centrale (11) traitant différents signaux comportant: des circuits (17,18) de commande de plusieurs dispositifs (4,9) requis pour produire une amplification de lumière; une première zone de stockage (14) contenant un programme fourni par un utilisateur; un réseau de portes (12) stockant différents paramètres utiles pour commander les dispositifs (4,9) et pouvant être mis à jour sur la base du programme enregistré dans la première zone de stockage (14) et transmis via l'unité centrale (11); un moyen de commande de verrouillage (13) placé entre le réseau de portes (12) et chacun des circuits (17,18), qui bloque le passage des signaux entre le réseau de portes (12) et les circuits (17,18) pendant la période s'écoulant entre la réception d'un signal de départ d'une mise à jour, reçu de l'unité centrale (11) et son achèvement et qui sur la base des paramètres stockés antérieurement dans le réseau de portes (12), bloque les circuits (17,18); et une deuxième zone de stockage (16) enregistrant au moins du début à la fin de la mise à jour les différents paramètres stockés dans le réseau de portes (12).
(JA)各種信号を処理するCPU11と、光増幅の制御に必要な複数のデバイス4,9を制御する回路17,18と、ユーザから供給されるプログラムを記憶する第1の記憶部14と、デバイス4,9を制御する各種のパラメータを記憶するとともに、CPU11を介して送られる第1の記憶部14内のプログラムに基づいてアップデートが可能なゲートアレイ12と、ゲートアレイ12と回路17,18の間に設置され、アップデートの作業開始信号をCPU11から受けた後からアップデートを終了する間は、ゲートアレイ12から回路17,18への信号経路を遮断するとともに、該遮断前においてゲートアレイ12に記憶されたパラメータに基づいて回路17,18を制御するラッチ制御手段13と、少なくともアップデートの開始から終了の間において、アップデートの前にゲートアレイ12に記憶された各種のパラメータを記憶する第2の記憶部16とを有する。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)