WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |

Search International and National Patent Collections
World Intellectual Property Organization
Machine translation
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/094387    International Application No.:    PCT/JP2007/052680
Publication Date: 23.08.2007 International Filing Date: 15.02.2007
G11B 7/095 (2006.01), G05B 13/02 (2006.01), G11B 21/10 (2006.01)
Applicants: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
KATAYAMA, Tsuyoshi; (For US Only)
Inventors: KATAYAMA, Tsuyoshi;
Agent: HAYASE, Kenichi; HAYASE & CO, Patent Attorneys, 4F The Sumitomo Building No. 2 4-7-28, Kitahama Chuo-ku Osaka-shi, Osaka 5410041 (JP)
Priority Data:
2006-037440 15.02.2006 JP
(JA) 周回メモリ、及びディスク装置
Abstract: front page image
(EN)Provided are an orbiting memory capable of suppressing residual deviation even when a phase difference is caused between a signal to be compensated and information store din a memory to be fed back and a disc device using the orbiting memory. The disc device includes: an adder (13) to which a signal (s10) to be compensated and having a cyclic frequency component such as a control system error signal is inputted; and a feed back signal system (21) for successively updating and storing an output signal of the adder (13) for each cycle in a memory (15) and inputting one-cycle information stored in the memory (15) to the adder (13). The feed back signal system (21) includes: a filter unit (17) for outputting a signal contained in a learning band which is arbitrarily set among output signals from the adder (13); the memory (15) for successively updating and storing the output signal of the filter unit (17); a phase correction unit (19) capable of arbitrarily setting a phase amount when inputting the output of the memory (15) to the adder (13); and a gain element (14) for multiplying the one-cycle information subjected to the phase correction by the phase correction unit (19) by a value not smaller than 0 and not greater than 1 and inputting the obtained value to the adder (13).
(FR)La présente invention concerne une mémoire satellite permettant d'éliminer une déviation résiduelle même en cas d'existence d'un déphasage entre un signal à compenser et des données stockées dans une mémoire à renvoyer, et un dispositif de disque utilisant la mémoire satellite. Le dispositif de disque comprend : un additionneur (13) auquel est transmis un signal (s10) à compenser et ayant une composante à fréquence cyclique telle qu'un signal d'erreur de système de commande, et un système de signal de retour (21) qui met à jour et stocke successivement un signal de sortie de l'additionneur (13) pour chaque cycle d'une mémoire (15) et qui transmet des données d'un cycle stockées dans la mémoire (15) à l'additionneur (13). Le système de signal de retour (21) comprend : une unité de filtre (17) qui produit un signal contenu dans une bande d'apprentissage arbitrairement définie parmi des signaux de sortie de l'additionneur (13), la mémoire (15) qui met à jour et stocke successivement le signal de sortie de l'unité de filtre (17), une unité de correction de phase (19) permettant de définir arbitrairement une valeur de phase lors de la transmission de la sortie de la mémoire (15) à l'additionneur (13), et un élément de gain (14) qui multiplie les données d'un cycle ayant été traitées par l'unité de correction de phase (19) par une valeur comprise entre 0 et 1 et qui transmet le résultat à l'additionneur (13).
(JA)not available
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)