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1. (WO2007094223) MULTIPLIER, DIGITAL FILTER, SIGNAL PROCESSING DEVICE, SYNTHESIS DEVICE, SYNTHESIS PROGRAM, AND SYNTHESIS PROGRAM RECORDING MEDIUM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/094223    International Application No.:    PCT/JP2007/052179
Publication Date: 23.08.2007 International Filing Date: 08.02.2007
Chapter 2 Demand Filed:    13.12.2007    
IPC:
G06F 7/533 (2006.01)
Applicants: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
NAGANO, Kouichi; (For US Only)
Inventors: NAGANO, Kouichi;
Agent: HAYASE, Kenichi; HAYASE & CO. Patent Attorneys, 4F, The Sumitomo Building No.2, 4-7-28, Kitahama, Chuo-ku, Osaka-shi, Osaka 5410041 (JP)
Priority Data:
2006-038687 15.02.2006 JP
Title (EN) MULTIPLIER, DIGITAL FILTER, SIGNAL PROCESSING DEVICE, SYNTHESIS DEVICE, SYNTHESIS PROGRAM, AND SYNTHESIS PROGRAM RECORDING MEDIUM
(FR) MULTIPLICATEUR, FILTRE NUMERIQUE, DISPOSITIF DE TRAITEMENT DU SIGNAL, DISPOSITIF ET PROGRAMME DE SYNTHESE ET SUPPORT D'ENREGISTREMENT DE PROGRAMME DE SYNTHESE
(JA) 乗算器、デジタルフィルタ、信号処理装置、合成装置、合成プログラム、および合成プログラム記録媒体
Abstract: front page image
(EN)The conventional two's complement multiplier formed by a boos encoder, a partial product generation circuit, and an adder has a problem that the circuit scale becomes large because bit extension is performed when coping with an unsigned multiplication. It is possible to provide a multiplier including: a first boos encoder (1) for encoding least significant bits of a multiplier according to a first encoding rule using a boos algorithm; and a second boos encoder (5) for encoding most significant bits of the multiplier according to a second encoding rule different from the first encoding rule, so that the most significant bits of the multiplier are encoded by using a boos algorithm different from the one for the least significant bits.
(FR)La présente invention concerne un multiplicateur conventionnel de complément des deux formé par un encodeur de Booth, un circuit de génération de produit partiel et un système d'ajout qui présente le problème que l'échelle du circuit s'agrandisse parce que l'extension de bit est réalisée en cas de multiplication sans signe. Il est possible de fournir un multiplicateur comprenant : un premier encodeur de Booth (1) pour encoder les bits les moins significatifs d'un multiplicateur en fonction d'une première règle d'encodage utilisant un algorithme de Booth ainsi qu'un second encodeur de Booth (5) pour encoder les bits les plus significatifs du multiplicateur en fonction d'une seconde règle d'encodage différente de la première, de sorte que les bits les plus significatifs du multiplicateur soient codés à l'aide d'un algorithme de Booth différent de celui des bits les moins significatifs.
(JA) ブースエンコーダ、部分積生成回路、加算器で構成される従来の2の補数乗算器は、符号なし乗算に対応させる場合、ビット拡張を行うため回路規模が大きくなるという課題があった。 乗数の下位数ビットを、ブースアルゴリズムを用いた第1の記号化の法則にしたがってエンコードする第1のブースエンコーダ(1)と、乗数の最上位数ビットを、ブースアルゴリズムを用いた、前記第1の記号化の法則と異なる第2の記号化の法則にしたがってエンコードする第2のブースエンコーダ(5)とを備え、乗数の最上位数ビットを、下位数ビットとは別のブースアルゴリズムを用いてエンコードする構成とした。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)