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1. (WO2007094055) ERROR DETECTING/CORRECTING CIRCUIT AND SEMICONDUCTOR MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/094055    International Application No.:    PCT/JP2006/302616
Publication Date: 23.08.2007 International Filing Date: 15.02.2006
IPC:
G06F 12/16 (2006.01)
Applicants: HITACHI ULSI SYSTEMS CO., LTD. [JP/JP]; 22-1, Josuihoncho 5-chome, Kodaira-shi Tokyo 1878522 (JP) (For All Designated States Except US).
IZUMITA, Morishi [JP/JP]; (JP) (For US Only).
TAKAYANAGI, Hiroshi [JP/JP]; (JP) (For US Only)
Inventors: IZUMITA, Morishi; (JP).
TAKAYANAGI, Hiroshi; (JP)
Agent: TSUTSUI, Yamato; Tsutsui & Associates 6th Floor, Kokusai Chusei Kaikan, 14, Gobancho Chiyoda-ku, Tokyo 102-0076 (JP)
Priority Data:
Title (EN) ERROR DETECTING/CORRECTING CIRCUIT AND SEMICONDUCTOR MEMORY
(FR) CIRCUIT DE DÉTECTION/CORRECTION D'ERREUR ET MÉMOIRE À SEMI-CONDUCTEURS
(JA) 誤り検出訂正回路及び半導体メモリ
Abstract: front page image
(EN)A register file (10) divides an input data (1A) having an integral multiple of eight bits into symbols each having b bits (where b is an integer between five and seven inclusive), to which an error detection code is added by an error detection calculation circuit (20). The resultant signal is then encoded by a parity calculation circuit (30) into a code having an error correction ability of two or more symbols (e.g., a Reed-Solomon (RS) code) and then recorded into a storing part (40). During a reproduction, for the reproduced data from the storing part (40), an error correcting circuit (70) performs an error correction on a symbol-by-symbol basis and an error detection calculation circuit (80) performs an error detection processing. Then, a register file (90) recovers and outputs the data having the integral multiple of eight bits. In this way, there can be provided a storage system exhibiting a high reliability against a soft error occurring in a storing device or the like such as a semiconductor memory.
(FR)Selon l'invention, un fichier registre (10) divise des données d'entrée (1A) comportant un multiple entier de huit bits en symboles ayant chacun b bits (b étant un entier compris entre cinq et sept inclus), auquel un code de détection d'erreur est ajouté par un circuit de calcul de détection d'erreur (20). Le signal résultant est alors codé par un circuit de calcul de parité (30) en un code ayant une capacité de correction d'erreur de deux symboles ou plus (par exemple un code Reed-Solomon (RS)) et ensuite enregistré dans une partie de stockage (40). Pendant la reproduction, pour les données reproduites de la partie de stockage (40), un circuit de correction d'erreur (70) effectue une correction d'erreur sur une base symbole par symbole et un circuit de calcul de détection d'erreur (80) applique un traitement de détection d'erreur. Puis un fichier registre (90) récupère et sort les données possédant le multiple entier de huit bits. Il est ainsi possible de proposer un système de stockage de haute fiabilité par rapport aux erreurs logicielles se produisant dans un dispositif de stockage ou similaire tel qu'une mémoire à semi-conducteurs.
(JA) 8ビットの整数倍の入力データ(1A)をレジスタファイル10でbビット(bは5以上7以下の整数)を単位とするシンボルに分割し、誤り検出演算回路20で誤り検出符号を付加した後、パリティ演算回路30で2シンボル以上の誤り訂正能力を有する符号化(例えばリードソロモン(RS)符号化)をして記憶部40に記録する。再生時に、記憶部40からの再生データに対して誤り訂正回路70でシンボル単位の誤り訂正を行い、誤り検出演算回路80で誤り検出処理を行い、レジスタファイル90で8ビットの整数倍のデータに復元して出力する。これにより、半導体メモリなどの記憶装置などで発生するソフトエラーに対して、高信頼性の記憶システムを提供することが可能となる。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)