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1. (WO2007092747) MULTI-CORE ARCHITECTURE WITH HARDWARE MESSAGING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/092747    International Application No.:    PCT/US2007/061509
Publication Date: 16.08.2007 International Filing Date: 02.02.2007
IPC:
G06F 11/00 (2006.01)
Applicants: TEXAS INSTRUMENTS INCORPORATED [US/US]; P.o. Box 655474, Mail Station 3999, Dallas, TX 75265-5474 (US) (For All Designated States Except US).
JOHNSON, William, M. [US/US]; (US) (For US Only).
NYE, Jeffrey, L. [US/US]; (US) (For US Only)
Inventors: JOHNSON, William, M.; (US).
NYE, Jeffrey, L.; (US)
Agent: FRANZ, Warren, L.; TEXAS INSTRUMENTS INCORPORATED, Deputy General Patent Counsel, P.O. Box 655474, MS 3999, Dallas, TX 75265-5474 (US)
Priority Data:
60/764,497 02.02.2006 US
11/627,786 26.01.2007 US
Title (EN) MULTI-CORE ARCHITECTURE WITH HARDWARE MESSAGING
(FR) ARCHITECTURE À NOYAUX MULTIPLES AVEC MESSAGERIE MATÉRIELLE
Abstract: front page image
(EN)Disclosed herein are a system and method for designing digital circuits. In some embodiments, the digital circuits (200) include processors having dedicated messaging hardware (210) that enable processor cores (212) to minimize interrupt activity related to inter- core communications. The messaging hardware receives (604) and parses (610) any message in its entirety prior to passing the contents of the message on to the digital circuit. In other embodiments, the digital circuit functionalities are partitioned across individual cores to enable parallel execution. Each core may be provided with standardized messaging hardware that shields internal implementation details from all other cores. This modular approach accelerates development and testing, and renders parallel circuit design to more efficiently attain feasible speedups. These digital circuit cores may be homogenous or heterogeneous.
(FR)La présente invention concerne un système et un procédé pour la conception de circuits numériques. Dans certains modes de réalisation, les circuits numériques (200) comportent des processeurs comprenant un matériel de messagerie spécialisé (210) permettant aux noyaux de processeurs (212) de minimiser une activité d'interruption associée à des communications entre noyaux. Le matériel de messagerie reçoit (604) et analyse (610) tout message dans son intégralité avant de passer le contenu du message sur le circuit numérique. Dans d'autres modes de réalisation, les fonctionnalités des circuits numériques sont partitionnées à travers des noyaux individuels afin de permettre une exécution parallèle. Chaque noyau peut être équipé d'un matériel de messagerie standardisé qui protège des détails de mise en oeuvre provenant d'autres noyaux. Cette approche modulaire accélère le développement et la mise à l'essai, et permet la conception de circuits parallèles d'atteindre plus efficacement des accélérations viables. Ces noyaux à circuits numériques peuvent être homogènes ou hétérogènes.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)