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1. (WO2007089495) A SEMICONDUCTOR DEVICE COMPRISING A METALLIZATION LAYER STACK WITH A POROUS LOW-K MATERIAL HAVING AN ENHANCED INTEGRITY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/089495    International Application No.:    PCT/US2007/001871
Publication Date: 09.08.2007 International Filing Date: 25.01.2007
Chapter 2 Demand Filed:    30.11.2007    
IPC:
H01L 21/768 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, P.O. Box 3453, Sunnyvale, CA 94088-3453 (US) (For All Designated States Except US).
NOPPER, Markus [DE/DE]; (DE) (For US Only).
NOTHELFER, Udo [DE/DE]; (DE) (For US Only).
PREUSSE, Axel [DE/DE]; (DE) (For US Only)
Inventors: NOPPER, Markus; (DE).
NOTHELFER, Udo; (DE).
PREUSSE, Axel; (DE)
Agent: DRAKE, Paul, S.; Advanced Micro Devices, Inc., 5204 East Ben White Boulevard, Mail Stop 562, Austin, TX 78741 (US).
PFAU, Anton, K.; Grünecker, Kinkeldey, Stockmair & Schwanhäusser, Maximilianstraße 58, 80538 München (DE)
Priority Data:
10 2006 004 429.0 31.01.2006 DE
11/538,464 04.10.2006 US
Title (EN) A SEMICONDUCTOR DEVICE COMPRISING A METALLIZATION LAYER STACK WITH A POROUS LOW-K MATERIAL HAVING AN ENHANCED INTEGRITY
(FR) DISPOSITIF SEMI-CONDUCTEUR COMPRENANT UN EMPILEMENT DE COUCHES DE MÉTALLISATION AVEC UN MATÉRIAU POREUX À FAIBLE K DONT L'INTÉGRITÉ EST AMÉLIORÉE
Abstract: front page image
(EN)By using a patterned sacrificial layer (123, 222, 322, 322A, 322B) for forming highly conductive metal regions (125A, 225A, 325A), the formation of a reliable conductive barrier layer (126, 220) may be accomplished prior to the actual deposition of a low-k dielectric material (127, 227). Hence, even highly porous dielectrics (127, 227) may be used in combination with highly conductive metals, substantially without compromising the diffusion characteristics and the electromigration performance. Hence, metallization layers for highly scaled semiconductor devices having critical dimensions of 50 nm and significantly less may be provided.
(FR)L'utilisation dans la présente invention d'une couche sacrificielle à motif (123, 222, 322, 322A, 322B) servant à constituer des zones métalliques fortement conductrices (125A, 225A, 325A) permet de réaliser une couche écran (126, 220) conductrice fiable avant le dépôt réel d'un matériau diélectrique (127, 227) à faible k. Ainsi, même les diélectriques fortement poreux (127, 227) peuvent être utilisés en combinaison avec les matériaux fortement conducteurs, sans compromettre sensiblement les caractéristiques de diffusion et les performances d'électromigration. Par conséquent, des couches de métallisation pour les dispositifs semi-conducteurs à grande échelle dont les dimensions critiques sont significativement inférieures ou égales à 50 nm peuvent être réalisées.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)