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1. (WO2007089014) DIGITAL VLSI CIRCUIT AND IMAGE PROCESSING DEVICE INTO WHICH THE SAME IS ASSEMBLED
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/089014    International Application No.:    PCT/JP2007/051927
Publication Date: 09.08.2007 International Filing Date: 05.02.2007
IPC:
G06F 15/80 (2006.01), G06F 1/04 (2006.01)
Applicants: National University Corporation KOBE University [JP/JP]; 1-1, Rokkodai-cho, Nada-ku, Kobe-shi, Hyogo6578501 (JP) (For All Designated States Except US).
YOSHIMOTO, Masahiko [JP/JP]; (JP) (For US Only).
KAWAKAMI, Kentaro [JP/JP]; (JP) (For US Only).
TAKEMURA, Jun [JP/JP]; (JP) (For US Only)
Inventors: YOSHIMOTO, Masahiko; (JP).
KAWAKAMI, Kentaro; (JP).
TAKEMURA, Jun; (JP)
Agent: OGURA, Keishichi; 2-25, Kowakae 4-chome, Higashiosaka-shi, Osaka5770818 (JP)
Priority Data:
2006-027431 03.02.2006 JP
Title (EN) DIGITAL VLSI CIRCUIT AND IMAGE PROCESSING DEVICE INTO WHICH THE SAME IS ASSEMBLED
(FR) CIRCUIT VLSI NUMERIQUE ET DISPOSITIF DE TRAITEMENT D'IMAGE DANS LEQUEL IL EST ASSEMBLE
(JA) デジタルVLSI回路およびそれを組み込んだ画像処理システム
Abstract: front page image
(EN)A digital VLSI circuit is provided with functions in which the number of switching operations to supply electric power to each arithmetic operation unit is reduced in a restricted period of time while electric power supply is controlled for each arithmetic operation unit, so that low power consumption can be achieved in real pipe-line arithmetic operation. The VLSI circuit that performs each stage of the pipe-line arithmetic operation is comprised of a plurality of arithmetic operation units for carrying out arithmetic operations in synchronization with a clock signal, a detecting means for detecting completion of the stage in the arithmetic operation assigned to the arithmetic operation unit, and a clock signal supply control means for controlling supply/stop operation of the clock signal to each arithmetic operation unit, wherein the clock signal supply control means stops supplying the clock signal to a certain arithmetic operation unit when the detecting means detects the completion of the arithmetic operation assigned to the same, and restarts supplying the clock signal to all the arithmetic operation units for a next pipe-line arithmetic operation when the detecting means detects the completion of the arithmetic operations assigned to them.
(FR)La présente invention concerne un circuit VLSI numérique muni de fonctions dans lesquelles le nombre d'opérations de commutation pour fournir une alimentation électrique à chaque opération arithmétique est réduit dans une période restreinte tandis que l'alimentation électrique est commandée pour chaque unité d'opération arithmétique, de sorte que l'on puisse obtenir une faible consommation électrique dans une opération arithmétique de pipeline réel. Le circuit VLSI qui réalise chaque étape de l'opération arithmétique de pipeline est composé d'une pluralité d'unités d'opération arithmétiques pour réaliser des opérations arithmétiques en synchronisation avec un signal d'horloge, un moyen de détection pour détecter la réalisation de l'étape dans l'opération arithmétique affectée à l'unité d'opération arithmétique, ainsi qu'un moyen de commande d'alimentation en signal d'horloge pour commander l'opération d'alimentation/arrêt du signal d'horloge pour chaque unité d'opération arithmétique ; le moyen de commande d'alimentation en signal d'horloge arrête l'alimentation du signal d'horloge à une certaine unité d'opération arithmétique lorsque le moyen de détection détecte la réalisation de l'opération arithmétique qui lui est affectée et redémarre l'alimentation du signal d'horloge vers toutes les unités d'opération arithmétique pour une prochaine opération arithmétique de pipeline lorsque le moyen de détection détecte la réalisation des opérations arithmétiques qui lui sont affectées.
(JA)要約  実際のパイプライン演算処理において、演算器ごとの電力供給を制御しつつ、制約時間内での演算器への電力供給オンオフの切り替えを少なくすることにより低消費電力化を達成することのできるデジタルVLSI回路を提供する。本発明のデジタルVLSI回路は、パイプライン演算処理の各ステージを担い、クロックに同期して演算処理を実行する複数の演算器と、演算器における担当ステージの演算処理の終了を検知する検知手段と、演算器ごとにクロックの供給/停止を制御するクロック供給制御手段とを備え、クロック供給制御手段が、検知手段により演算処理の終了が検知された演算器に対するクロック供給を停止し、検知手段によりすべての演算器における演算処理の終了が検知されれば次のパイプライン演算処理に向けてすべての演算器へのクロック供給を再開するように構成する。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)