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1. (WO2007086368) THIN FILM TRANSISTOR, AND ACTIVE MATRIX SUBSTRATE AND DISPLAY DEVICE PROVIDED WITH SUCH THIN FILM TRANSISTOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/086368    International Application No.:    PCT/JP2007/050973
Publication Date: 02.08.2007 International Filing Date: 23.01.2007
IPC:
H01L 29/786 (2006.01), H01L 21/336 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (For All Designated States Except US).
OKADA, Yoshihiro; (For US Only).
NAKAMURA, Wataru; (For US Only).
BAN, Atsushi; (For US Only)
Inventors: OKADA, Yoshihiro; .
NAKAMURA, Wataru; .
BAN, Atsushi;
Agent: OKUDA, Seiji; OKUDA & ASSOCIATES, 10th Floor, Osaka Securities Exchange Bldg. 8-16, Kitahama 1-chome, Chuo-ku Osaka-shi, Osaka 5410041 (JP)
Priority Data:
2006-020600 30.01.2006 JP
Title (EN) THIN FILM TRANSISTOR, AND ACTIVE MATRIX SUBSTRATE AND DISPLAY DEVICE PROVIDED WITH SUCH THIN FILM TRANSISTOR
(FR) TRANSISTOR À FILM MINCE, ET SUBSTRAT MATRICIEL ACTIF ET DISPOSITIF D’AFFICHAGE POURVUS D’UN TEL TRANSISTOR À FILM MINCE
(JA) 薄膜トランジスタおよびそれを備えたアクティブマトリクス基板ならびに表示装置
Abstract: front page image
(EN)Current drive performance of a thin film transistor is improved without yield deterioration due to a leak failure between a source/drain electrodes and a gate electrode and that due to deterioration of off-characteristics. The thin film transistor is provided with a gate electrode; an insulating film covering the gate electrode; a semiconductor layer arranged on the insulating film; and the source electrode and the drain electrode arranged on the insulating film and the semiconductor layer. The insulating film is a multilayer insulating film including a first insulating layer and a second insulating layer positioned on the upper layer of the first insulating layer. The multilayer insulating film is provided with a low laminated region whereupon no first insulating layer is formed, and a high insulating region whereupon the first insulating layer and the second insulating layer are stacked. The first insulating layer is formed to cover at least the edge of the gate electrode. The semiconductor layer is formed over both the low laminated region and the high laminated region of the multilayer insulating film. The semiconductor layer and the low laminated region are arranged to permit the route of a current flowing between the source electrode and the drain electrode to surely go through a portion at the low laminated region on the semiconductor layer.
(FR)Les performances d’entraînement de courant d’un transistor à film mince sont améliorées selon l'invention sans baisse d’efficacité due à une fuite entre une électrode de source/une électrode de drain et une électrode de grille et due à une détérioration des caractéristiques de blocage. Le transistor à film mince est constitué d’une électrode de grille ; d’un film isolant recouvrant l’électrode de grille ; d’une couche semi-conductrice disposée sur le film isolant ; et de l’électrode de source et de l’électrode de drain disposées sur le film isolant et la couche semi-conductrice. Le film isolant est un film isolant multicouche comprenant une première couche isolante et une seconde couche isolante positionnée sur la couche supérieure de la première couche isolante. Le film isolant multicouche comprend une région stratifiée inférieure sur laquelle aucune première couche isolante n’est formée, et une région isolante supérieure sur laquelle la première couche isolante et la seconde couche isolante sont empilées. La première couche isolante est formée pour recouvrir au moins le bord de l’électrode de grille. La couche semi-conductrice est formée au-dessus à la fois de la région stratifiée inférieure et de la région stratifiée supérieure du film isolant multicouche. La couche semi-conductrice et la région stratifiée inférieure sont aménagées pour permettre le passage de courant entre l’électrode de source et l’électrode de drain pour traverser en toute sécurité une partie de la région stratifiée inférieure sur la couche semi-conductrice.
(JA) ソース電極・ドレイン電極とゲート電極との間でのリーク不良やオフ特性の低下による歩留りの低下を伴うことなく、薄膜トランジスタの電流駆動能力を向上する。  本発明による薄膜トランジスタは、ゲート電極と、ゲート電極を覆う絶縁膜と、絶縁膜上に設けられた半導体層と、絶縁膜および半導体層上に設けられたソース電極およびドレイン電極とを備えている。絶縁膜は、第1絶縁層と、第1絶縁層の上層に位置する第2絶縁層とを含む多層絶縁膜である。多層絶縁膜は、第1絶縁層が形成されていない低積層領域と、第1絶縁層と第2絶縁層とが積層された高積層領域とを有している。第1絶縁層は、少なくともゲート電極のエッジを覆うように形成されており、半導体層は、多層絶縁膜の低積層領域および高積層領域の両方上にまたがって形成されている。半導体層と低積層領域とは、ソース電極とドレイン電極との間を流れる電流の経路が、半導体層の、低積層領域上に位置する部分を必ず経由するように配置されている。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)