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1. (WO2007086111) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/086111    International Application No.:    PCT/JP2006/301117
Publication Date: 02.08.2007 International Filing Date: 25.01.2006
IPC:
H01L 21/8234 (2006.01), H01L 27/088 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (For All Designated States Except US).
MINAKATA, Hiroshi [JP/JP]; (JP) (For US Only)
Inventors: MINAKATA, Hiroshi; (JP)
Agent: HATTORI, Kiyoshi; HATTORI PATENT OFFICE Hachioji Azumacho Center Building 9-8, Azuma-cho Hachioji-shi Tokyo1920082 (JP)
Priority Data:
Title (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR, ET DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法および半導体装置
Abstract: front page image
(EN)A gate insulating film for a low leak transistor and that for a high performance transistor are separately manufactured. A first SiON film is formed on a Si substrate in a first film forming step (step S1). The first SiON film is left on a region for forming the low leak transistor, and that on a region for forming a high performance transistor is removed (step S2). Then, on the region from which the first SiON film is removed in the second film forming step, a second SiON film to be the gate insulating film for the high performance transistor is formed, and on the region where the first SiON film is left, a third SiON film including the first SiON film is formed (step S3). In the first film forming step, a first SiON film is formed with a film thickness and an N concentration with which the third SiON film, having a film thickness and an N concentration required as the gate insulating film for the low leak transistor, can be obtained when the second film forming step is performed.
(FR)Dans la présente invention, une pellicule d’isolation de gâchette d'un transistor à faible fuite et celle d'un transistor à haute performance sont fabriquées séparément. Une première pellicule de SiON est disposée sur un substrat de Si dans une première étape de constitution de pellicule (étape S1). La première pellicule de SiON est laissée sur une zone servant à réaliser le transistor à faible fuite, et celle de la zone servant à réaliser un transistor à haute performance est retirée (étape S2). Ensuite, sur la zone dont la première pellicule de SiON est retirée dans la seconde étape de constitution de pellicule, une seconde pellicule de SiON faisant office de pellicule d'isolation de gâchette pour le transistor à haute performance est constituée, et sur la zone où a été laissée la première pellicule de SiON, une troisième pellicule de SiON comprenant la première pellicule de SiON est constituée (étape S3). Dans la première étape de constitution de pellicule, une première pellicule de SiON est constituée avec une épaisseur de pellicule et une concentration en N avec laquelle la troisième pellicule de SiON, présentant une épaisseur de pellicule et une concentration en N requises en tant que la pellicule d'isolation de gâchette du transistor à faible fuite, peut être obtenue lorsque la seconde étape de constitution de pellicule est réalisée.
(JA) 低リークトランジスタと高パフォーマンストランジスタのゲート絶縁膜を作り分ける。  Si基板上に第1の膜形成処理によって第1のSiON膜を形成し(ステップS1)、その第1のSiON膜を、低リークトランジスタを形成する領域には残し、高パフォーマンストランジスタを形成する領域からは除去する(ステップS2)。そして、第2の膜形成処理によって、第1のSiON膜が除去された領域には高パフォーマンストランジスタのゲート絶縁膜となる第2のSiON膜を形成し、第1のSiON膜が残された領域には第1のSiON膜を含む第3のSiON膜を形成する(ステップS3)。第1の膜形成処理では、第2の膜形成処理が行われたときに、低リークトランジスタのゲート絶縁膜として必要な膜厚とN濃度の第3のSiON膜が得られるような膜厚とN濃度で第1のSiON膜を形成する。                                                                               
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)