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1. (WO2007083237) INTEGRATION OF SELF-ALIGNED TRENCHES IN-BETWEEN METAL LINES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/083237    International Application No.:    PCT/IB2007/000162
Publication Date: 26.07.2007 International Filing Date: 11.01.2007
IPC:
H01L 21/768 (2006.01)
Applicants: STMICROELECTRONICS (CROLLES 2) SAS [FR/FR]; 850, rue Jean Monnet, F-38920 Crolles (FR) (AE, AG, AL, AM, AT, AU, AZ, BA, BB, BE, BF, BG, BJ, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CM, CO, CR, CU, CY, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IS, IT, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, MG, MK, ML, MN, MR, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SI, SK, SL, SM, SN, SV, SY, SZ, TD, TG, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL) (For All Designated States Except US).
TORRES, Joaquin [FR/FR]; (FR) (For US Only).
GOSSET, Laurent-Georges [FR/FR]; (FR) (For US Only)
Inventors: TORRES, Joaquin; (FR).
GOSSET, Laurent-Georges; (FR)
Agent: VERDURE, stéphane; Cabinet Plasseraud, 52, rue de la Victoire, F-75440 Paris Cedx 09 (FR)
Priority Data:
06290125.1 18.01.2006 EP
Title (EN) INTEGRATION OF SELF-ALIGNED TRENCHES IN-BETWEEN METAL LINES
(FR) INTÉGRATION DE TRANCHÉES AUTO-ALIGNÉES ENTRE CONDUCTEURS MÉTALLIQUES
Abstract: front page image
(EN)The present invention provides an improved method of forming air cavities to overcome IC via-misalignment issues. The method of forming air cavity trenches in-between metal lines of an integrated circuit includes the steps of partially removing (42) an intertrack dielectric deposited on an interconnect structure surface to control the height between the top surface of a metal line of the interconnect surface and the surface of the intertrack dielectric; depositing (44) a dielectric liner on the interconnect surface; removing (46) at least part of the dielectric liner on the interconnect surface; successively repeating (48) the deposition of the dielectric liner and the removal of the dielectric liner on the interconnect surface in so far as the interconnect surface is sufficiently protected by a remaining dielectric liner for forming of the plurality of air cavity trenches; and forming (50) at least one air cavity trench in-between the metal lines by etching the intertrack dielectric material.
(FR)La présente invention concerne un procédé amélioré de formation de cavités à air pour résoudre les problèmes de circuit intégrés causés par le défaut d'alignement. Le procédé de formation de tranchées de cavités à air entre conducteurs métalliques d'un circuit intégré comprend les étapes suivantes: l'élimination partielle (42) d'un diélectrique entre les pistes conductrices déposé sur une surface de structure d'interconnexions pour contrôler la hauteur entre la surface supérieure d'un conducteur métallique de la surface d'interconnexions et la surface du diélectrique entre les pistes conductrices; le dépôt (44) d'un revêtement diélectrique sur la surface d'interconnexions; l'élimination (46) d'au moins une partie du revêtement diélectrique sur la surface d'interconnexions; la répétition successive (48) du dépôt de revêtement diélectrique et l'élimination du revêtement diélectrique sur la surface d'interconnexions dans la mesure où la surface d'interconnexions est suffisamment protégée par un revêtement diélectrique subsistant pour la formation d'une pluralité de tranchées de cavité d'air; et la formation (50) d'au moins une tranchée de cavité à air entre les conducteurs métalliques par la gravure du matériau diélectrique entre les pistes conductrices.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)