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1. (WO2007083066) FAST ENCODING AND DECODING METHODS AND RELATED DEVICES
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2007/083066 International Application No.: PCT/FR2007/050664
Publication Date: 26.07.2007 International Filing Date: 18.01.2007
IPC:
H03M 13/29 (2006.01)
Applicants: DORE, Jean-Baptiste[FR/FR]; FR (UsOnly)
HAMON, Marie-Hélène[FR/FR]; FR (UsOnly)
PENARD, Pierre[FR/FR]; FR (UsOnly)
FRANCE TELECOM[FR/FR]; 6 Place d'Alleray F-75015 Paris, FR (AllExceptUS)
Inventors: DORE, Jean-Baptiste; FR
HAMON, Marie-Hélène; FR
PENARD, Pierre; FR
Agent: JOLY, Jean-Jacques ; Cabinet Beau de Lomenie 158, rue de l'Université F-75340 Paris Cedex 07, FR
Priority Data:
065019619.01.2006FR
Title (EN) FAST ENCODING AND DECODING METHODS AND RELATED DEVICES
(FR) PROCEDES D'ENCODAGE ET DE DECODAGE RAPIDES ET DISPOSITIFS ASSOCIES
Abstract: front page image
(EN) The invention concerns a method for low latency encoding of an input bit sequence (SO) into an encoded bit sequence (S) and a corresponding decoding method, said encoding method including a first encoding step (E1) applied on bits of the input bit sequence (SO), based on a first code; an interleaving step (E3) for interleaving, with an interleaver, the bits derived from said first code; a second so-called parity encoding step (E4), applied to the bits derived from said interleaver, based on a second code, to generate said encoded bit sequence (S). The method is characterized in that said second parity encoding step (E4) starts after the interleaving of a predetermined number Δ of bits, said predetermined number Δ of bits ranging between a smaller number Δi of bits depending on at least one parameter of said interleaving step (E3), and a first greater number Δs of bits corresponding to the total number of bits to be processed during said first interleaving step (E3)
(FR) L'invention concerne un procédé d'encodage à faible latence d'une séquence de bits d'entrée (SO) en une séquence de bits codés (S) et un procédé de décodage correspondant, ledit procédé d'encodage comprenant: une première étape (El) de codage appliquée sur les bits de la séquence de bits d'entrée (SO), selon un premier code; une étape d'entrelacement (E3) destinée à entrelacer, au moyen d'un entrelaceur, les bits issus dudit premier code; une deuxième étape (E4) de codage dit de parité, appliquée sur les bits issus dudit entrelaceur, selon un deuxième code, pour générer ladite séquence de bits codés (S); ledit procédé étant caractérisé en ce que ladite deuxième étape de codage (E4) de parité débute après l'entrelacement d'un nombre DELTA prédéterminé de bits, ledit nombre DELTA prédéterminé de bits étant compris entre un premier nombre inférieur DELTAi de bits dépendant d'au moins un paramètre de ladite étape d'entrelacement (E3), et un premier nombre supérieur DELTAs de bits correspondant au nombre total de bits devant être traités lors de ladite étape d'entrelacement (E3).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: French (FR)
Filing Language: French (FR)