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1. (WO2007080647) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/080647    International Application No.:    PCT/JP2006/300348
Publication Date: 19.07.2007 International Filing Date: 13.01.2006
IPC:
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (For All Designated States Except US).
MIYASHITA, Toshihiko [JP/JP]; (JP) (For US Only)
Inventors: MIYASHITA, Toshihiko; (JP)
Agent: YOKOYAMA, Junichi; c/o FUJITSU LIMITED 1-1, Kamikodanaka 4-chome, Nakahara-ku Kawasaki-shi Kanagawa 211-8588 (JP)
Priority Data:
Title (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) PROCEDE DE FABRICATION DE DISPOSITIF A SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法
Abstract: front page image
(EN)[PROBLEMS] To provide a method for manufacturing a semiconductor device characterized in that the prevention of rediffusion of impurities contained in a pocket impurity region of an MOS transistor and an improvement in activation of impurities can be realized and, at the same time, a lowering in characteristics of the MOS transistor has been suppressed. [MEANS FOR SOLVING PROBLEMS] A method for manufacturing a semiconductor device, characterized by comprising a first impurity introduction step of introducing an impurity into a source drain region having a source drain extended region adjacent to a channel region in an MOS transistor, a second impurity introduction step of introducing an impurity into a pocket impurity region formed from a bottom part toward a depth direction in a source drain extended region, a step of forming an amorphous surface layer on the surface of a semiconductor crystal substrate so as to overlap with a source drain extended region and a pocket impurity region, and a recrystallization step of recrystallizing the amorphous surface layer by solid phase epitaxy.
(FR)Le problème à résoudre dans le cadre de la présente invention consiste à fournir un procédé pour fabriquer un dispositif à semi-conducteurs caractérisé en ce que la prévention de la rediffusion d'impuretés contenues dans une région d'impuretés de poche d'un transistor MOS et une amélioration de l'activation des impuretés peut être réalisées et, dans le même temps, l'abaissement des caractéristiques du transistor MOS a été supprimé. Le moyen de résoudre le problème consiste à fournir un procédé pour fabriquer un dispositif à semi-conducteurs, caractérisé en ce qu'il comprend une première étape d'introduction d'impuretés consistant à introduire une impureté dans une région de drain source ayant une région étendue de drain source près d'une région de canal dans un transistor MOS, une seconde étape d'introduction d'impuretés consistant à introduire une impureté dans une région d'impuretés de poche formée à partir d'une partie inférieure dans une direction de profondeur dans une région étendue de drain source, une étape de formation d'une couche de surface amorphe sur la surface d'un substrat de cristal à semi-conducteurs de manière à chevaucher une région étendue de drain source et une région d'impureté de poche, ainsi qu'une étape de recristallisation consistant à recristalliser la couche de surface amorphe par une épitaxie de phase solide.
(JA)(課題)  本発明の課題は、MOSトランジスタのポケット不純物領域に含まれる不純物の再拡散の防止及び不純物の活性化の向上を図るとともに、MOSトランジスタの特性の低下を抑制したことを特徴とする半導体装置の製造方法を提供することにある。 (解決手段)  本発明に係る半導体装置の製造方法は、MOSトランジスタのチャネル領域に隣接するソース・ドレイン拡張領域を備える、ソース・ドレイン領域に不純物を導入する第1不純物導入工程と、ソース・ドレイン拡張領域の底部から深さ方向に形成されている、ポケット不純物領域に不純物を導入する第2不純物導入工程と、ソース・ドレイン拡張領域及びポケット不純物領域に重なるように、半導体結晶基板の表面に非晶質表面層を形成する工程と、非晶質表面層を、固相エピタキシー法を用いて再結晶化する再結晶化工程と、を備えることを特徴とするため、上記の課題を解決する。        
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)