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1. (WO2007077540) METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE OBTAINED WITH SUCH A METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2007/077540    International Application No.:    PCT/IB2007/050022
Publication Date: 12.07.2007 International Filing Date: 04.01.2007
IPC:
H01L 21/336 (2006.01)
Applicants: NXP B.V. [NL/NL]; High Tech Campus 60, NL-5656 AG Eindhoven (NL) (For All Designated States Except US).
NUTTINCK, Sebastien [FR/BE]; (NL) (For US Only).
CURATOLA, Gilberto [IT/BE]; (NL) (For US Only).
HIJZEN, Erwin [NL/BE]; (NL) (For US Only).
MEUNIER-BEILLARD, Philippe [FR/BE]; (GB) (For US Only)
Inventors: NUTTINCK, Sebastien; (NL).
CURATOLA, Gilberto; (NL).
HIJZEN, Erwin; (NL).
MEUNIER-BEILLARD, Philippe; (GB)
Agent: PENNINGS, Johannes, F., M.; c/o NXP Semiconductors, IP Department, HTC 60 1.31 Prof Holstlaan 4, NL-5656 AG Eindhoven (NL)
Priority Data:
06100109.5 05.01.2006 EP
Title (EN) METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE OBTAINED WITH SUCH A METHOD
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMI-CONDUCTEUR ET DISPOSITIF SEMI-CONDUCTEUR OBTENU PAR UN TEL PROCÉDÉ
Abstract: front page image
(EN)The invention relates to a method of manufacturing a semiconductor device (10) comprising a field effect transistor, in which method a semiconductor body of silicon (12) with a substrate (11) is provided at a surface thereof with a source region (1) and a drain region (2) of a first conductivity type which are situated above a buried isolation region (3,4) and with a channel region (5), between the source and drain regions (1,2), of a second conductivity type, opposite to the first conductivity type, and with a gate region (6) separated from the surface of the semiconductor body (12) by a gate dielectric (7) and situated above the channel region (5), and wherein a mesa (M) is formed in the semiconductor body (12) in which the channel region (5) is formed and wherein the source and drain regions (1,2) are formed on both sides of the mesa (M) in a semiconductor region (8) that is formed using epitaxial growth, the source and drain regions (1,2) thereby contacting the channel region (5). According to the invention the semiconductor region (8) is formed contacting the mesa (M) over substantially the whole thickness of the semiconductor region (8) and is formed below the level of the gate dielectric (7). This method is more versatile and the device (10) obtained thus has an improved high-frequency behavior.
(FR)La présente invention concerne un procédé de fabrication d'un dispositif semi-conducteur (10) comprenant un transistor à effet de champ, dans lequel un corps semi-conducteur (12) en silicium avec un substrat (11) comporte à sa surface une zone source (1) et une zone drain (2) d'un premier type de conductivité, lesquelles zones sont situées au-dessus d'une zone d'isolation enterrée (3, 4), une zone canal (5), entre les zones source et drain (1, 2), d'un second type de conductivité opposé au premier type de conductivité, et une zone grille (6), séparée de la surface du corps semi-conducteur (12) par un diélectrique de grille (7) et située au-dessus de la zone canal (5). Une mésa (M) est creusée dans le corps semi-conducteur (12), dans laquelle la zone de canal (5) est constituée et les zones source et drain (1, 2) sont formées de part et d'autre de la mésa (M) dans une zone semi-conductrice (8) qui est formée par croissance épitaxiale, les zones source et drain (1, 2) étant ainsi en contact avec la zone canal (5). Selon l'invention, la zone semi-conductrice (8) est constituée en contact avec la mésa (M) sur sensiblement l'ensemble de l'épaisseur de la zone semi-conductrice (8) et elle est disposée sous le niveau du diélectrique de grille. Ce procédé est plus polyvalent et le dispositif (10) ainsi obtenu présente un comportement à haute fréquence amélioré.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MD, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, SV, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, LV, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)